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Verilog小白

发布了问题：问题-数字IC笔试题中，关于‘静态时序分析（STA）’的setup/hold time违例，通常会给出一个电路图，要求分析原因并提出修改方案，这类题有什么解题套路？

24天前

Verilog小白

发布了问题：问题-2026年秋招，芯片公司的‘数字IC验证工程师’岗位，对于UVM和SystemVerilog的掌握深度要求到什么程度？是要求能独立搭建环境，还是更看重对协议的理解？

29天前

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1个月前