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数字IC笔试题中，关于‘静态时序分析（STA）’的setup/hold time违例，通常会给出一个电路图，要求分析原因并提出修改方案，这类题有什么解题套路？

Verilog小白Verilog小白
其他
1个月前
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每次做笔试题，最怕遇到给一个带有时序违例的电路图，要求分析。除了检查时钟路径、数据路径延迟，还需要考虑哪些因素（如时钟偏移、组合逻辑级数）？常见的修改方案除了插缓冲器、重新平衡逻辑，还有哪些？
Verilog小白

Verilog小白

这家伙真懒，几个字都不愿写！
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