2026年秋招，数字IC设计笔试中关于‘低功耗设计’的题目，除了门控时钟和电源门控，现在是否会考察‘多电压域设计中的电平转换器（Level Shifter）布局’、‘动态电压频率缩放（DVFS）的硬件实现架构’以及‘针对近阈值计算（Near-Threshold Computing）的时序收敛挑战’？

作为刚入职的IC设计工程师，我的感受是笔试题目确实在向工程实践靠拢。你提到的这几个点，我在秋招时都遇到过。多电压域设计考了level shifter的插入时机和位置选择，是在综合阶段还是布局布线阶段插入，以及为什么要在电压域边界附近。DVFS考了硬件架构的框图绘制，要求画出包含处理器、性能计数器、电压调节器和时钟管理单元的DVFS系统，并简述工作流程。近阈值计算没有直接考，但面试中被问到了低电压下时序路径变慢、工艺偏差放大等问题，以及如何通过设计技术（如时序余度调整、冗余设计）来应对。

深度上，不会要求你写出RTL代码，但需要理解原理、设计流程和潜在问题。比如，对于level shifter布局，你需要知道它通常由工具自动插入，但工程师要设置正确的电压域约束和物理位置约束，避免跨电压域长走线。

推荐你复习时，除了理论，多看看公司技术博客或会议分享（比如SNUG China的一些演讲），里面有很多实际案例。也可以在一些在线学习平台找找关于先进低功耗技术的短期课程。项目经验方面，如果你有参与过哪怕是小型的ASIC或FPGA项目，尝试在其中加入一个简单的电源管理模块，比如用状态机实现一个门控时钟或电压切换逻辑，这会是简历上的亮点。

会考，但通常不会太深入硬件实现细节，更偏向概念和设计考量。我参加过的笔试里，多电压域的电平转换器布局考过一道题，问的是在布局布线时，如果把level shifter放错位置（比如离发送端太远）会导致什么问题，选项有信号完整性、功耗增加、时序违例之类的。DVFS考过选择题，问的是DVFS和AVFS（自适应电压频率缩放）的主要区别。近阈值计算直接考的可能性小，但面试官可能会引申到低电压设计下的时序挑战，比如需要更复杂的时序分析工具或者要用特殊的标准单元库。

复习资料推荐两本书：《Low Power Methodology Manual》和《Low Power Design Essentials》，里面有多电压域和DVFS的章节。另外，各大EDA厂商（Cadence、Synopsys）的官方文档和培训视频也是好资源，他们经常会讲实际设计流程中怎么处理这些问题。

如果没有流片项目，可以关注一些开源项目，比如OpenTitan或者一些RISC-V核的低功耗实现，看看他们的代码和文档里是怎么处理多电压域和电源管理的。笔试前把基本概念和常见问题（比如level shifter的插入策略、电压域隔离、DVFS控制环路的关键组件）梳理清楚就行。

确实会考，而且越来越细。我去年秋招就碰到了DVFS硬件实现的简答题，问的是如何设计一个闭环的DVFS控制器，包括电压调节模块（VRM）和时钟生成单元（PLL/DLL）的协作关系。多电压域的电平转换器布局也考了选择题，问的是在floorplan阶段，level shifter应该放在电压域边界靠近发送端还是接收端，以及为什么。近阈值计算倒是没直接考，但面试时被问到过如果电压降到近阈值区域，标准单元库的时序模型还准不准，要怎么做STA。

建议复习时别只看课本，去IEEE上搜几篇近几年ISSCC或VLSI上关于低功耗的tutorial，把里面的架构图看懂。比如DVFS，至少得知道开环和闭环的区别，硬件上怎么实现电压频率的协同调节。多电压域设计可以看看Synopsys的Level Shifter设计指南，了解不同电压档位下该选哪种类型的level shifter（比如简单CMOS型还是带缓冲的）。近阈值计算可以关注一下UC Berkeley的团队发的论文，他们做了很多实际芯片，了解他们怎么解决时序和噪声问题的。

实战项目的话，如果有条件，可以在FPGA上模拟一个多电压域的小系统，或者用Verilog写一个简单的DVFS控制器，哪怕只是行为级模型，面试时也能讲出东西。

作为过来人，感觉笔试题目越来越贴近实际项目需求。你提到的这几个点，在部分公司的笔试中确实会出现，尤其是多电压域设计和DVFS。关于电平转换器布局，可能会结合物理设计知识来考，比如：在 hierarchical design 中，level shifter 应该放在 voltage area 的边界，并且通常靠近 power switch 以节省布线资源和降低 IR drop。DVFS 的硬件实现，可能会考察你对自适应电压调节（AVS）和动态频率调节（DFC）协同工作的理解，比如如何设计一个闭环控制电路来根据工作负载调整电压/频率对。近阈值计算的时序收敛，笔试可能以论述题形式出现，要求你分析在 near-threshold 电压下，工艺偏差（PVT）对时序的影响会急剧放大，传统的静态时序分析（STA）可能不够，需要引入 statistical STA 或 on-chip sensors。准备建议：一是深入理解 UPF/CPF 标准，这是描述多电压域和电源管理的工业标准；二是关注业界会议（如 ISSCC, VLSI）上关于低功耗的论文摘要，了解最新实现方案；三是如果有机会，可以尝试在 EDA 工具（如 Synopsys VC LP）中跑一个简单的多电压域设计流程，直观感受一下。

会考，但深度因公司而异。我去年面试时，一家做手机AP的公司就问到了DVFS的硬件实现细节，比如电压调节器是集成还是外置，切换电压时如何防止电路闩锁（latch-up），以及频率切换时时钟glitch如何处理。他们期望你知道基本架构和关键风险点。多电压域的电平转换器布局，笔试可能出选择题或简答题，重点是在floorplan阶段就要考虑，避免电平转换器离发送端或接收端太远导致电平衰减或噪声问题。近阈值计算在学术界很热，但工业界量产用得还不多，笔试如果出现，可能是考察你对前沿趋势的关注，知道时序、噪声容限和SRAM稳定性是主要挑战就行。复习资料推荐两本书：《Low Power Design Essentials》和《Power Aware Design Methodologies》。另外，可以在GitHub上找一些用UPF（Unified Power Format）描述电源意图的示例，动手仿真一下，理解多电压域和电源门控的验证流程，这对笔试和面试都很有帮助。

现在笔试确实会往深了考，尤其是头部公司。多电压域设计里的Level Shifter布局是常考点，不会只问你需不需要，可能会给个场景，比如两个电压域相邻，让你分析把Level Shifter放在电压域A、电压域B或者中间隔离带（isolation cell）附近各自的利弊，考察对信号完整性和时序的理解。DVFS硬件实现可能会让你画个简单的控制环路框图，或者描述从软件请求到PMIC（电源管理芯片）再到内部调节器（LDO/DCDC）和时钟产生单元（PLL）的协作流程。近阈值计算考得相对少，但如果考，很可能结合时序分析，问你电压降低后，setup/hold时间怎么变化，以及如何通过设计或流程（比如用更低的库）来保证收敛。复习的话，除了课本，强烈建议看IEEE的低功耗设计教程（Low Power Methodology Manual, LPMM），以及一些大厂（如ARM、Synopsys）发布的低功耗白皮书和用户指南。有条件可以找个带多电压域的开源SoC项目（比如OpenTitan）看看实际代码和约束文件是怎么写的。

我参加了今年春招的提前批，感觉低功耗题目确实在往深了出。多电压域设计考了具体场景：一个模块在0.8V，另一个在1.0V，中间加电平转换器，问应该放在哪个电压域、用什么类型的电平转换器（双向还是单向）。DVFS考了硬件实现中的控制流图，比如从检测到负载变化到调整电压频率的步骤。近阈值计算没在笔试出现，但面试时被问到了，主要是时序分析方面，比如在近阈值电压下，线延迟和cell延迟的比例变化，以及如何用EDA工具进行特殊约束。

复习资料的话，除了课本，强烈推荐IEEE的低功耗设计相关论文（搜LPED、ISLPED会议）。实战项目可以试试用Verilog写一个带多电压域模拟的小设计，比如分两个电压域的子模块，自己插电平转换器，再用DC做一下功耗分析。注意，笔试可能会考工具层面的知识，比如UPF（统一功耗格式）怎么描述多电压域，这个得看看Synopsys的UPF手册。

作为去年秋招上岸的数字IC设计工程师，我笔试时确实遇到了多电压域和DVFS的题目。多电压域考了电平转换器的布局原则，比如必须放在电压域交界处，靠近接收端，避免长距离跨电压域布线。DVFS考了硬件架构中的电压调节模块（VRM）和时钟生成模块（PLL/DLL）如何协同，以及切换时的时序安全（比如先降频再降压）。近阈值计算没直接考，但面试时被问到过时序收敛的挑战，比如需要更复杂的时序模型、考虑温度电压变化的影响。建议复习时看一些公司（如ARM、Synopsys）的白皮书，或者找些开源RISC-V核的低功耗实现（比如lowRISC项目）看看代码。

笔试深度不会像论文那么深，但会考基本概念和常见问题。比如电平转换器放错位置会导致什么？DVFS切换时如何避免亚稳态？近阈值计算下setup/hold时间怎么变化？把这些搞懂就差不多了。

会考，但不同公司侧重点不一样。如果是手机SoC公司（比如海思、高通、联发科），DVFS和电压域设计几乎是必问，可能会给一个场景让你设计电压域划分和电平转换器插入策略。近阈值计算更多出现在学术圈或者一些做极致能效的AI芯片公司（比如嘉楠、地平线），笔试可能以选择题或简答题形式出现，比如问近阈值下漏电和动态功耗的比例变化、时序收敛要用什么方法补偿。复习资料除了公司公开的培训材料（比如芯原、新思的低功耗研讨会PPT），可以重点看《Low Power Methodology Manual for System-on-Chip Design》这本书，以及IEEE Transactions on VLSI里关于低功耗的综述。实战的话，可以在GitHub找一些开源RISC-V核（比如PULPino或SweRV），看看它们怎么实现时钟门控和电源门控，然后自己尝试添加一个简单的DVFS控制器（用状态机控制时钟分频和电压调节请求）。注意：笔试可能会结合具体工艺节点（比如7nm、5nm）问电压域数量增加带来的布局布线挑战，这个需要了解实际后端知识。

现在笔试确实会往深了挖，尤其是大厂和做移动芯片、AI芯片的公司。多电压域的电平转换器布局是常考点，经常问LS该放在电压域的边界还是中间、不同方向（高到低/低到高）的LS选择有什么考虑、如果放错了会导致什么问题（比如亚稳态、漏电）。DVFS硬件实现可能会问架构里需要哪些模块（比如电压调节器VRM、频率锁相环、功耗管理单元PMU的交互流程），以及切换电压/频率时如何避免时序违例（比如先降频再降压、先升压再升频）。近阈值计算考得相对少，但可能会问时序收敛的挑战，比如工艺波动影响变大、需要更复杂的时序建模（比如用统计静态时序分析SSTA）。建议复习时别只看课本，去IEEE或arXiv找近两年的低功耗论文（搜“DVFS implementation”、“level shifter placement”、“near-threshold timing”），也可以看看ARM的Power Management Kit文档或者Synopsys、Cadence的Low Power Solution白皮书。有条件就在FPGA上实现一个简单的多电压域仿真（比如用Verilog模拟不同电压域，插电平转换器），或者用DC/Genus做一下带UPF（统一功耗格式）的低功耗流程。