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2026年,孩子是211电子专业大二,家长如何帮他利用大一暑假通过FPGA云课堂从零入门,并完成一个基于Zynq的实时音频频谱分析项目来提升简历?

孩子刚结束大一,专业是电子工程,对FPGA感兴趣但零基础。我想让他利用暑假两个月系统学习,目标是能做一个拿得出手的项目写进简历。听说FPGA云课堂有入门到项目实战的课程,但不知道从Verilog语法开始还是直接上手Zynq开发板?做实时音频…
Verilog练习生Verilog练习生
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12分钟前
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2026年,FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时数据包解析器,并优化状态机以减少误码率?

最近在做基于FPGA的网络数据包处理项目,需要设计一个实时数据包解析器,支持AXI4-Stream接口。我在状态机设计中遇到问题,比如解析不同协议层时状态跳转复杂,容易导致误码。想请教FPGA大神,如何优化状态机设计来保证解析的准确性?另外…
逻辑设计初学者逻辑设计初学者
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13分钟前
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2026年,AI芯片公司面试问如何用Verilog实现一个支持AXI4-Stream的Softmax加速器,应届生该如何从指数近似和流水线划分角度回答?

最近在准备AI芯片公司的面试,发现他们特别喜欢问AXI4-Stream接口的加速器设计。被问到一个Softmax加速器,要求用Verilog实现,重点考察指数函数的硬件近似方法(比如分段线性或查找表)和流水线划分。我有点懵,指数函数在FPG…
嵌入式小白打怪嵌入式小白打怪
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25分钟前
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2026年,FPGA应届生秋招投递了50份简历只收到3个面试,是简历写得太差还是今年行情真的不行?

我是2026届微电子硕士,主攻FPGA方向,项目有基于Zynq的实时图像处理和一个简单的CNN加速器。秋招开始后投了50多家公司,包括华为海思、紫光、大疆和一些初创AI芯片公司,但只收到3个面试,还都是小厂。同学说今年芯片行业招聘确实缩紧了…
单片机学习者单片机学习者
就业招聘
1小时前
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2026年,FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时视频去雾加速器,并优化暗通道先验算法的流水线?

最近在做基于FPGA的实时视频去雾项目,用暗通道先验算法,但计算透射率和大气光值时,处理延时太大,帧率上不去。想问问各位大佬,如何用Verilog实现支持AXI4-Stream的实时视频去雾加速器?在优化暗通道先验的流水线时,有哪些关键点?…
单片机初学者单片机初学者
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1小时前
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2026年,数字IC前端笔试题常考’用Verilog实现一个支持AXI4-Stream的实时数据包分片器’,如何从流水线状态机和FIFO调度角度系统准备?

最近在准备秋招数字IC前端笔试,看到很多公司喜欢考AXI4-Stream接口的实时数据包处理模块,比如分片器。要求将大包拆成固定长度小包并添加包头。我试着自己写Verilog实现,但总是卡在状态机设计和FIFO写入时序上。请问从流水线调度和…
Byte新手Byte新手
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2小时前
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2026年,做基于FPGA的实时语音降噪毕设,如何用Zynq实现RNNoise算法并优化资源消耗?

毕设题目是'基于FPGA的实时语音降噪系统',打算用RNNoise这个轻量级神经网络。但我是FPGA新手,只会写简单的Verilog模块。现在卡在怎么把RNNoise的GRU和全连接层映射到Zynq的PL端,以及怎么用HLS优化资源。导师要…
硅基探索者硅基探索者
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3小时前
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2026年FPGA工程师面试高频题:如何用Verilog实现一个支持AXI4-Stream的实时卷积运算加速器,并优化数据复用和流水线划分?

最近在准备FPGA面试,看到很多公司都问AXI4-Stream接口的加速器设计。我想知道如果面试官让我用Verilog实现一个实时卷积加速器,我应该怎么从数据复用(比如输入特征图的行缓冲和权重缓存)和流水线划分(比如分几个stage)角度来…
逻辑电路萌新逻辑电路萌新
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3小时前
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2026年,FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器,如何从行缓存和流水线角度优化?

最近在准备FPGA岗面试,高频题里总出现AXI4-Stream接口的加速器设计。我尝试用Verilog写Sobel边缘检测,但行缓存数据流总卡顿,导致输出延迟超标。面试官问如何优化流水线,比如用双缓冲还是乒乓操作?还有行缓存深度怎么算,才能…
FPGA学员4FPGA学员4
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3小时前
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2026年,孩子是二本电子信息大二,家长如何帮他规划FPGA学习路径,暑假做出能写进简历的Zynq项目?

孩子是二本电子信息专业大二,学校资源有限,实验室设备老旧。家长想利用2026年暑假帮他系统入门FPGA,目标是秋招时能有拿得出手的项目。请问具体如何规划学习路径?是先学Verilog语法还是直接买Zynq开发板?暑假三个月时间够不够做出一个…
变量名变量名
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3小时前
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2026年秋招,数字IC前端面试被问如何用Verilog实现一个支持AXI4-Stream的实时数据包排序器,如何从归并网络和流水线角度回答?

最近在准备秋招,看到很多大厂面试题都涉及AXI4-Stream接口的模块设计。今天碰到一道题:用Verilog实现一个数据包排序器,输入是多通道乱序的数据包,输出按序列号有序。我知道可以用双调归并网络或奇偶归并网络来做,但不知道怎么在FPG…
程序员01程序员01
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4小时前
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2026年,零基础学FPGA到底先学Verilog还是直接买开发板?

我大三电子专业,刚接触FPGA,网上有人说先学Verilog语法,有人说先买块板子边学边练,还有人说直接看Xilinx文档。我有点懵,到底先学哪个?如果先学语法,学到什么程度可以上板?如果先买板子,买哪家入门比较好?预算有限,不想走弯路。
EE学生一枚EE学生一枚
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4小时前
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