FPGA笔试题分享

1. 进制转换

1、十进制46.25对应的二进制表达式为(  )。

A 101110.11         B 101101.01

C 101110.1          D 101110.01

考点：整数部分：除基逆取余，乘基顺取整。

2. 状态机和编码方式

2、在时序电路的状态转换表中，若状态数N=3，则状态变量数最少为(  ) 

A 4          B 8         C 2        D 16

考点：状态机和编码方式（格雷码，独热码，二进制码）

为什么例子中我们使用的是独热码而非二进制码或格雷码呢？那就要从每种编码的特性上说起了，首先独热码因为每个状态只有1bit是不同的，所以在执行到43行时的（state == TWO）这条语句时，综合器会识别出这是一个比较器，而因为只有1比特为1，所以综合器会进行智能优化为（state[2] == 1’b1），这就相当于把之前3比特的比较器变为了1比特的比较器，大大节省了组合逻辑资源，但是付出的代价就是状态变量的位宽需要的比较多，而我们FPGA中组合逻辑资源相对较少，所以比较宝贵，而寄存器资源较多，所以很完美。而二进制编码的情况和独热码刚好相反，他因为使用了较少的状态变量，使之在减少了寄存器状态的同时无法进行比较器部分的优化，所以使用的寄存器资源较少，而使用的组合逻辑资源较多，我们还知道CPLD就是一个组合逻辑资源多而寄存器逻辑资源少的器件，因为这里我们使用的是FPGA器件，所以使用独热码进行编码。就因为这个比较部分的优化，还使得使用独热码编码的状态机可以在高速系统上运行，其原因是多比特的比较器每个比特到达比较器的时间可能会因为布局布线的走线长短而导致路径延时的不同，这样在高速系统下，就会导致采集到不稳定的状态，导致比较后的结果产生一个时钟的毛刺，使输出不稳定，而单比特的比较器就不用考虑这种问题。

用独热码编码虽然好处多多，但是如果状态数非常多的话即使是FPGA也吃不消独热码对寄存器的消耗，所以当状态数特别多的时候可以使用格雷码对状态进行编码。格雷码虽然也是和二进制编码一样使用的寄存器资源少，组合逻辑资源多，但是其相邻状态转换时只有一个状态发生翻转，这样不仅能消除状态转换时由多条信号线的传输延迟所造成的毛刺，又可以降低功耗，所以要优于二进制编码的方式，相当于是独热码和二进制编码的折中。

最后我们用一个表格来总结一下什么时候使用什么方式的编码效果最好(有时候不管你使用哪种编码方式，综合器会根据实际情况在综合时智能的给你进行编码的转换，当然这需要你设置额外的综合约束，这里我们不再详细讲解) 。

3. 存储器的分类

3、只读存储器ROM中的内容，当电源断掉后又接通，存储器中的内容 (  )。

A 全部为0            B 不可预料           

C 保持不变           D 全部改变

考点：考察数字电路中存储器的基本知识

1）易失性存储器的代表就是RAM，RAM又分为DRAM(动态随机存储器)和SRAM(静态随机存储器)，它们之间主要在于生产工艺不同。

SRAM保存数据是通过晶体管进行锁存的，其工艺复杂，生产成本高，所以价格相对较贵，不易做大容量，但是速度更快；DRAM保存数据靠电容充电来维持容量，生产成本较SRAM低，所以价格相对便宜，容量可以做到很大，速度虽然不如SRAM快但是随着工艺技术的提升，速度也很可观，所以较为常用。DRAM和SRAM都是异步通信的，速率没有SDRAM(同步动态随机存储器)和SSRAM(同步静态随机存储器)快。所以现在大容量RAM存储器是选用SDRAM的。

CPU中的Cache实质属于SRAM，而内存条则是属于DRAM。SDRAM和DDR SDRAM的区别在于DDR(Double Data Rate)是双倍速率。SDRAM只在时钟的上升沿表示一个数据，而DDR SDRAM能在上升沿和下降沿都表示一个数据。DDR也一步步经过改良出现了一代、二代、三代、四代，以及低功耗版本，现在也有五代。

2）非易失性存储器常见的有ROM，FLASH，光盘，软盘，硬盘。他们作用相同，只是实现工艺不一样。

ROM(Read Only Memory)在以前就是只读存储器，就是说这种存储器只能读取它里面的数据无法向里面写数据。实际是以前向存储器写数据不容易，所以这种存储器就是厂家造好了写入数据，后面不能再次修改。现在技术成熟了，ROM也可以写数据，但是名字保留了下来。ROM分为MASK ROM、OTPROM、EPROM、EEPROM。MASK ROM是掩膜ROM这种ROM是一旦厂家生产出来，使用者无法再更改里面的数据。OTPROM(One TimeProgramable ROM)一次可变成存储器，出厂后用户只能写一次数据，然后再也不能修改了，一般做存储密钥。EPROM(Easerable Programable ROM)这种存储器就可以多次擦除然后多次写入了。但是要在特定环境紫外线下擦除，所以这种存储器也不方便写入。EEPROM(Eelectrically Easerable Programable ROM)电可擦除ROM，现在使用的比较多因为只要有电就可擦除数据，就可以写入数据。

FLASH是一种可以写入和读取的存储器，叫闪存，FLASH也叫FLASH ROM，有人把FLASH当做ROM。FLASH和EEPROM相比，FLASH的存储容量大。FLASH的速度比现在的机械硬盘速度快，现在的U盘和SSD固态硬盘都是Nandflash。FLASH又分为Norflash和Nandflash。

4. Verilog语法中的操作符

4、在Verilog语言中，a = 4’b1011，那么&a为( )。

A 4’b1111             B 1’b1           

C 1’b0                   D 4’b1011

解析：考察Verilog基本语法中的操作符

“&”操作符有两种用途，既可以作为一元操作符(仅有一个操作数)，也可以作为二元操作符(有两个操作数)。

当“&”作为一元操作符时表示归约与。&m是将m中所有比特相与，最后的结果为1bit。例：&4‘b1111 = 1&1&1&1 = 1’b1，&4’b1101 = 1&1&0&1 = 1’b0。

当“&”作为二元操作符时表示按位与。m&n是将m的每个比特与n的相应比特相与，在运算的时候要保证m和n的比特数相等，最后的结果和m(n)的比特数相同。例：4’b1010&4’b0101 = 4’b0000，4’b1101&4’b1111= 4’b1101。

我们在写Verilog代码时常常当if的条件有多个同时满足时就执行使用“&&”逻辑与操作符。m &&n是判断m和n是否都为真，最后的结果只有1bit，如果都为真则输出1‘b1，如果不都为真则输出1’b0。要注意和“&”的功能区分。

5. 对组合逻辑的认识

5、下面哪种不是组合逻辑电路功能描述方法(   )。

A 真值表        B 布尔方程

C 状态机        D 逻辑框图

解析：考察数字电路中对组合逻辑电路的认识

6. 对时序逻辑的认识

6、时序电路的一般特征不包括(   )。

A  系统的状态保持或者变化情形取决于系统的输入及其当前状态

B  时序机的状态图和状态表是相同的设计信息的两种不同的表示形式

C  可以没有时钟

D  时序电路(机)的当前状态和输入信号决定了其下一状态及输出

解析：考察数字电路中对时序逻辑电路的认识

7. 竞争冒险的认识

7、组合逻辑电路消除竞争冒险的方法有(   )。

A 在输出端接入滤波电容          

B 后级加缓冲电路       

C 屏蔽输入信号的尖峰干扰       

D 前级加电阻

解析：考察数字电路中对组合逻辑电路中竞争冒险的认识

8. 基本时序逻辑电路

8、关于2019:1的MUX，下列描述哪个正确(   )。

A 输出为1路      

B 选择字为2019位

C 输入为2048路

D 以上皆对

解析：考察数字电路中对基本时序逻辑电路的认识

9. 建立时间和保持时间

9、寄存器的Tsu(建立时间)是如何定义的(   )。

A  在时钟沿到来之后数据保持稳定的时间

B  在时钟沿带来前后数据都需要保持稳定的时间

C  在整个时钟周期数据保持稳定的时间

D  在时钟沿到来之前数据保持稳定的时间

解析：考察数字电路中对时序分析基本概念的认识

本题是个概念性的问题，常常在时序分析中提到。

建立时间(Set Up Time，简写为Tsu或Ts)：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。

建立时间的门限(为了和建立时间区别开，所以简写为T_setup)：时钟沿来到之前数据必须保持稳定的最小时间，芯片选定即决定，和制作工艺有关。

保持时间(Hold Time，简写为Th)：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被稳定的打入触发器，Th就是指这个最小的保持时间。

保持时间的门限(为了和保持时间区别开，所以简写为T_hold)：时钟沿来到之后数据必须保持稳定的最小时间，芯片选定即决定，和制作工艺有关。

如果我们想让系统中的时钟沿能够正确的采集到数据，那么需要建立时间的余量/裕量(Setup Slack，简写为Sslack) = 建立时间(Ts) - 建立时间的门限(T_setup) ≥ 0且保持时间的余量/裕量(Hold Slack，简写为Hslack) = 保持时间(Th) - 保持时间的门限(T_hold) ≥ 0，采集到的数据最准确的地方就是在满足建立保持时间的情况下时钟沿采集到数据的中间位置。

了解这些基本的概念后可以更方便以后在讲解时序分析相关题目时快速理解。

10. 同步时序电路

10、关于同步设计，说法错误的是(   )。

A  在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定

B  为保证逻辑设计可靠，必须保证整个电路中只有一个时钟域，同时只使用同一个时钟沿

C  同步电路比较容易使用寄存器异步复位/置位端，以使整个电路有一个确定的初始状态

解析：考察数字电路中对同步时序电路的理解

首先我们先了解一下同步电路和异步电路的区别。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发器，当上升沿到来时，寄存器把D端的电平传到Q输出端。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和维持时间，待下面介绍。

电路设计可分类为同步电路设计和异步电路设计。同步电路设计利用时钟脉冲使其子系统同步运作，而异步电路设计不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号(握手信号)使之同步。由于异步电路具有：无时钟偏移（Skew）问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性等优点，因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。当然异步电路设计也有很多缺点：由于增加了控制和用于DFT的电路，异步电路的面积开销可能高达同步设计的的两倍。而且由于缺乏专用于异步设计的商用EDA工具，而现在芯片设计的复杂度又越来越高，EDA工具对芯片设计来说是不可替代的，因此这一点也是我们对异步电路的实用性诟病最多的地方。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。所以这也是为什么我们常常会听到有人说在FPGA设计中要尽量避免产生Latch的原因。

再给大家说一个常见的误区，很多人都以为在同步电路的设计中一定不可以有异步电路的存在，异步电路的设计中也不可以有同步电路的存在，其实这都是不对的。同步电路设计一定是整个电路是全局同步的设计，局部异步的设计；同样异步电路设计也一定是整个电路是全局异步的设计，局部同步的设计。

11. 组合逻辑和时序逻辑判断

11、属于组合逻辑电路的是(   )。
A 全加器        B 移位寄存器 

C 计数器        D 触发器

12、在下列逻辑电路中，不是组合逻辑电路的是(   )。

A 编码器         B D触发器

C 加法器         D 译码器

首先我们先来看下如何用Verilog硬件描述语言来实现它们，并通过RTL视图以及波形图来看看他们的结构，来确定是组合逻辑电路还是时序逻辑电路。

13. 基本总线的理解

13、双向数据总线常采用(   )构成。（华为硬件逻辑实习岗）

A 全加器          B 三态门

C 译码器          D 数据分配器 

解析：考察对基本总线的了解。

14.加法器

14、信号A、B均是4bit输入，C = A+B，请问信号C应该定义(   )bit。（华为硬件逻辑实习岗）

A 4           B 5

C 6           D 3 

解析：考察对基本数字电路中加法器的了解。

根据上面加法器的例子，我们可以看出两个数相加求和后的总位宽为其中加数最大的位宽再加1。两个加数的位宽分别为m和n，其相加后的总位宽可以表示为：[max(m , n) + 1]，也有一些题目是让求多个数相加总位宽需要多少，我们同样可以转化为两个数求总位宽的问题。

还有些题目会考察两个相乘后的积的总位宽，其总位宽为两个数位宽之和。两个乘数的位宽分别为m和n，其相乘后的总位宽可以表示为：m+n。

15.FPGA开发工具

15、下列哪些是FPGA开发工具(   )。

A  ISE             B  Vivado      

C  CCS            D  Quartus

解析：本题主要考察了对FPGA基本开发工具的了解。

每个生产FPGA芯片厂商的开发工具都各不相同，因为最后都需要对芯片进行布局布线的映射，所以只有自家的开发工具才能做的更好，第三方工具能做的最多也只能是仿真与综合。

全球三大FPGA厂商都是美国公司(也有说Actel排第四，这里不再列举），虽然国产FPGA近年来也是异军突起，但是在中高端领域无论是开发工具、还是芯片、还是市场份额都无法与之相比。

Xilinx作为全球FPGA市场份额最大的公司，其发展动态往往也代表着整个FPGA行业的动态。其开发工具有很多，主要做逻辑开发的目前有两种，2012年之前主要是ISE，支持7系列及以下的芯片开发，而Vivado是Xilinx公司于2012年开始发布的集成设计环境，主要支持7系列及以上的芯片开发，包括Zynq、UltraScale、UltraScale+等高端器件的支持，并引入Block Design的设计方法，且对文件夹的管理更加智能化。

Altera公司2015年被Intel斥资167亿美元收购，全球FPGA市场份额第二。Altera的开发工具叫Quartus，被收购前名为QuartusII，被收购后从改名为Quartus_Prime(从15.1版本开始往后)。

Lattice公司以其低功耗产品著称，全球FPGA市场份额第三，苹果7手机内部搭载的FPGA芯片就是Lattice的产品。Lattice公司的开发工具叫Diamond。

这里CCS不是FPGA开发工具，其全称是CodeComposer Studio，它是美国德州仪器公司（Texas Instrument，TI）出品的代码开发和调试套件。TI公司的产品线中有一大块业务是数字信号处理器（DSP）和微处理器（MCU），CCS便是供用户开发和调试DSP和MCU程序的集成开发软件。

1.[单选题]Verilog语言与C语言的区别，不正确的描述是（ C ）

A.Verilog语言可实现并行计算，C语言只是串行计算；

B.Verilog语言可以描述电路结构，C语言仅仅描述算法；

C.Verilog语言源于C语言，包括它的逻辑和延迟；

D. Verilog语言可以编写测试向量进行仿真和测试。

2.[单选题]数据位宽8bit，地址位宽13bit的RAM，其大小为多少？B

A.4KB

B.8KB

C.16KB

3.[单选题]以下哪些是第三代移动通信标准（B）

A.EDGE 

B.TD-SCDMA

C.LTE

D.WiFl

解析：W-CDMA(宽带码分多址接入)、CDMA2000(码分多址接入)和TD-SCDMA (时分同步码分多址接入)，WiMAX是继W-CDMA、CDMA2000、TD-SCDMA后的第四个3G标准。

4.[单选题]linux下，删除文件命令 B

A.mkdir 

B.rm 

C.mv 

D.del

5.[单选题]在verilog中，以下不属于分支语句的是（ C ）

A.case 

B.if-else 

C.repeat

D.casaz

6.[单选题]一个八位D/A转换器最小电压增最为0.011V，当输入10011100时，输出电压为（ D ）V。

A.1.28

B.1.45

C.1.54

D.1.56

7.[单选题]在verilog HDL的always块语句中的语句是如何执行的（ D ）

A.顺序

B.并行

C.顺序或并行

D.不一定

8.[单选题]以下哪个不是异步处理的通用方法 D

A.synchronizer

B.fifo

C.handshake protocol

D.sampling by DFF

9.[单选题]Verilog HDL中信号没有定义数据类型时，缺省为什么数据类型 B

A.reg 

B.wire 

C.tri

D.Z

10.[单选题]项目后仿阶段，不需要哪个文件？D

A.标准单元库

B.网表

C.SDF

D.RTL

11.[单选题]How many logic gates（only NAND and NOT gate）used in a D latch?（B）

A.4

B.5

C.6

D.7

12.[单选题]以下对hold timing有帮助的是 

A.提高时钟频率

B.降低时钟频率

C.提高工作电压

D.降低工作电压

13.[单选题]以下哪项工作需要手工进行门级设计？C

A.行为级描述

B.综合

C.ECO

D.验证

解析：工程变更（Engineering Change Order）

14.[单选题]At which level is STA usually done？C

A.Behavior Level 

B.Register Transfer Level 

C.Gate Level

D.没拍到不重要

15.[单选题]In Verilog_hdl，a＝4'b1011，so &a＝？（D）

A.4'b1011

B.4'B1111

C.1'b1

D.1'b0

16.[单选题]'timescale 1ns/1ps 

fork 

begin #1；end

begin #2；end

join_none 

Sdisplay($time);

上述代码中需要等待多长时间？

A.1ns

B.2ns

C.3ns

D.4ns

解析：0ns

17.[单选题]下列语句（ D ）不能在module中独立存在。

A.task

B.initial

C.always

D.forever

18.[单选题]CMOS工艺中，PMOS的衬底连接；A

A.VDD

B.GND

C.Source

D.Drain

19.[单选题]A=(0.8125)10，十进制转二进制，则A＝（A）

A(0.1101)2

B.(0.0101)2

C.(0.1011)2

D.(0.1111)2

20.[单选题]运算assign SUM＝a[7:0]+b[7:0] +c[7:0] +d[7:0]+e[8:0]，为了SUM没有溢出，SUM的位宽最小为多少 B

A.10

B.11

C.12

D.13

解析：

方法一：将两两分组，优先位宽一样的一组，则该组和位宽+1；题中a、b和9bit，c、d和9bit；然后前面的1个9bit和再与e的和为10bit；最后10bit再和另外一组9bit相加，结果11bit。

方法二（最大值代入）：8bit取255，9bit取511，则255*4+511=1531<2048，即11bit。

21.[单选题]下列描述中采用时钟正沿触发且reset异步下降沿复位的代码描述是 C
A.always@(posedge clk or negedge reset) if(reset)

B.always@(posedge clk or reset) if(!reset)

C.always@(posedge clk or negedge reset) if(!reset)

D.always@(negedge clk or posedge reset) if(reset)

22.[单选题]组合逻辑电路通常由（ B ）组合而成

A.记忆元件

B.门电路

C.计数器

D.以上都对

23.[单选题]以下哪个不是Verilog的keyword？（C）

A.input 

B.assign 

C.write 

D.module

24.[单选题]APR最终输出什么数据给Foundary？A

A.GDS

B.DEF 

C.Verilog 

D.SPEF

解析：APR （自动布局布线，也就是从 floorplan →布局→布线）。

物理版图以 GDSII 的文件格式交给晶圆厂（Foundary）。

25.[单选题]假设在CRC校验中使用的生成多项式是G(X)＝X^3＋X＋1，4位的原始报文为1010，求编码后的报文（A）

A.1010 011

B.1010 000

C.1011 011

D.1011 000

解：

（1）将生成多项式G(X)=X^3+X+1转换成对应的二进制除数1011。

（2）此题生成多项式有4位（R+1）(注意：4位的生成多项式计算所得的校验码为3位，R为校验码位数)，要把原始报文C(X)左移3（R）位变成1010 000

（3）用生成多项式对应的二进制数对左移3位后的原始报文进行模2除（高位对齐），相当于按位异或 得到的余位011，所以最终编码为：1010 011

26.[单选题]AXI4不包括下面哪个接口信号 （C）

A.AWID

B.ARID 

C.WID 

D.RID

二、多选题（共15题，共48分）

1.[多选题]下面哪些是AHB的特性 ABCD

A.split transaction

B.burst transfer

C.non-tristate implementation

D.out-of-order data transmission

解析：非三态的实现方式；支持突发传输；支持分段传输；支持多个主控制器；

2.[多选题]请选出以下能实现burst传输的片内总线（BD）

A.APB

B.AHB

C.SPI

D.AXI

3.[多选题]以下同步逻辑电路和异步逻辑电路描述正确的是（BD）

A 同步逻辑电路是时钟之间没有固定的因果关系，异步逻辑电路是各时钟之间有固定的因果关系

B 同步逻辑是由时序电路（寄存器和各种触发器）和组合逻辑电路构成的电路，其所有

的操作都是在严格的时钟控制下完成的。

C 异步逻辑电路不同时钟域之间不需要进行时钟同步

D 异步逻辑可能存在多个时钟信号，或者不存在时钟信号，电路中一个逻辑的变化就会

引起整个电路逻辑的变化。

4.[多选题]请找出以下总线中的串行总线（BCD）

A.AXI

B.SDIO

C.UART

D.IIC

5.[多选题]超大规模集成电路设计中，为了高速设计，采取以下哪些措施（AB）

A.流水线设计

B.并行化设计

C.资源共享

D.串行化设计

6.[多选题]Verilog与其他编程语言有哪几种接口机制？（AB）

A.PLI

B.DPI

C.NPI

7.[多选题]UPF描述了以下哪些信息（ACD）

A.power distribution architecture 

B.power data 

C.power strategy 

D.usage of special cell

8.[多选题]芯片设计关注的PPA具体指哪几个方面？（ABD）

A.Performance 

B.POWER 

C.Architecture 

D.Area

9.[多选题]下列哪些方式可以减少亚稳态问题的影响（BCD）

A.提升系统时钟频率

B.用反应更快的FF

C.架构上增加data toggle rate

D.改善时钟质量

10.[多选题]低功耗电路实现的方法有（AC）

A.降低工作电压

B.增加负载电容

C.降低电路面积

D.尽可能提高电路性能

11.[多选题]代码覆盖率主要包含（AB）

A.行覆盖率

B.条件覆盖率

C.toggle覆盖率

D.功能覆盖率

12.[多选题]下列关于Setup/Hold Time说法正确的是？（AD）

A.如果DFF的Hold时间不满足，通常可以通过增加数据路径延时来解决

B.如果DFF的Setup时间不满足，通常可以通过增加数据路径延时来解决

C.如果DFF的Hold时间不满足，通常可以通过增加时钟路径延时来解决

D.如果DFF的Setup时间不满足，通常可以通过增加时钟路径延时来解决

13.[多选题]在验证中下列关于代码覆盖率描述错误的是（CD）

A.代码覆盖率包括语句覆盖率

B.代码覆盖率包括条件覆盖率

C.代码覆盖率包括功能覆盖率

D.代码覆盖率达到100%说明所有Bug已消除

14.[多选题]EDA验证中，下面哪种方式可以对时序进行检查（BCD）

A.即时断言

B.并发断言

C.建立时间约束

D.保护时间约束

解析：时序检查方式如下：

建立时间检查：建立时间检查会验证触发器时钟和数据引脚之间的时序关系，从而满足建立时间要求。

保持时间检查：保持时间检查可确保正在变化的触发器输出值不会传递到捕获触发器、并在捕获触发器有机会捕获其原始值之前重写（overwrite）其输出。

多周期路径：在某些情况下，两个触发器之间的数据路径可能需要一个以上的时钟周期才能传播通过逻辑。在这种情况下，这条组合逻辑路径会被定义为多周期路径（multicycle path）。

伪路径检查：当设计的功能运行时，某些时序路径可能不真实（或不可能）存在。在执行STA时可以将这些路径设置为伪路径（false path），这样就可以关闭这些路径。

半周期路径：如果设计中同时具有负边沿触发的触发器（有效时钟沿为下降沿）和正边沿触发的触发器（有效时钟沿为上升沿），则设计中可能存在半周期路径（half-cycle path）。

撤销时间检查（removal timing check）可确保在有效时钟沿与释放异步控制信号之间有足够的时间。

恢复时间检查（recovery timing check）可确保异步信号变为无效状态的时刻与下一个有效时钟沿之间的时间间隔大于一个最小值。

跨时钟域检查；多时钟检查。

断言的作用：易于调试，提供功能覆盖和模拟速度更快，确保验证完整性。

并发断言：基于时钟的，调度区间按assertion的调度区间，可以在过程块(always initial),模块(module),接口(interface),程序(program)中定义。

即时断言：基于事件的，本质不是时序关系，会立刻求值。进行检查。

15.[多选题]以下哪些是power special cell （ BCD ）？

A.buffer

B.level shifter

C.power switch

D.isolation

解析：在低功耗多电压技术包括MSV, DVFS, AVFS和电源门控Power Gating技术中，为了正确的实现多电压或者某个电压域关断，需要特殊的单元，主要包括：

1. Isolation cells

2. Level shifter cells

3. Power switch cells

4. Always-on cells

5. Retention cells

6. Standard cells with PG (power and ground) pins

7. Memories and other IP with PG pins

16.[多选题]关于时序逻辑电路Pipeline设计说法正确是（ ACD ）？

A.Pipeline可以提高吞吐率

B.Pipeline可以降低单个任务的latency

C.Pipeline可以提高时钟频率

D.Pipeline需要对流水线进行切割，设计时要对流水线进行均衡，以保证时序的接近