2026年，FPGA工程师社招面试手撕Verilog实现一个基于AXI4-Stream的实时HDR图像融合加速器，多曝光帧对齐和权重计算怎么设计流水线才能拿满分？

1小时前

最近面试了一家做AI视觉芯片的公司，面试官要求手撕Verilog实现一个AXI4-Stream的实时HDR图像融合加速器。我大概知道多曝光帧对齐要用运动估计，权重计算要根据亮度分布，但具体怎么设计流水线才能做到1080p60帧不丢数据？面试官还追问了BRAM和DSP的分配策略，有没有大佬分享下满分答案？

Verilog新手

初级工程师

这家伙真懒，几个字都不愿写！

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