2026年FPGA校招，手撕Verilog实现AXI4-Stream的实时中值滤波，怎么设计流水线和行缓冲才能省BRAM又不丢帧？
最近在准备2026年FPGA校招，看到好多面经都考实时图像处理。中值滤波在去噪里很经典，但用Verilog实现AXI4-Stream接口的实时处理时，行缓冲和排序网络特别耗BRAM。我想问一下，对于3x3窗口，怎么设计流水线结构才能既满足4K30帧的带宽，又尽量少用BRAM？有没有什么技巧，比如用移位寄存器或者分布式RAM来优化？还有排序网络的比较器怎么复用才能节省LUT？求大佬分享具体方案和面试得分点。
嵌入式小白菜
