2026年FPGA校招，面试官让手撕Verilog实现一个基于AXI4-Stream的实时图像锐化加速器，Sobel算子和流水线怎么设计才能不丢帧？

1天前

面试官问我能不能用Verilog实现一个基于AXI4-Stream的实时图像锐化加速器，要求用Sobel算子做边缘检测然后叠加到原图上。我知道Sobel需要3x3窗口和两个方向的梯度计算，但流水线怎么设计才能保证每个时钟周期输出一个像素，不丢帧？行缓冲用几个BRAM？还有梯度计算后怎么和原图做加权叠加？求大佬指点具体架构和代码思路。

电子工程学生

这家伙真懒，几个字都不愿写！

92271.40K

2026年FPGA大赛用安路国产芯片做实时视频拼接，多路摄像头同步采集硬件触发方案怎么设计？上一篇

2026年，FPGA校招面试手撕Verilog实现AXI4-Stream实时中值滤波，排序网络怎么设计才能不丢帧？下一篇

还没有人回答，第一个参与下？

我要回答

回答被采纳奖励100个积分

请先登录