2026年FPGA大赛用安路国产芯片做实时视频拼接，多路摄像头同步采集硬件触发方案怎么设计？
备赛2026年FPGA大赛，选了安路国产FPGA做实时视频拼接，现在卡在多路摄像头同步采集上。用软件触发总是丢帧，听说硬件触发方案更稳，但安路的开发环境PDS里没有现成的IP核，想问一下具体怎么设计硬件触发？是用外部GPIO中断同步还是用PLL分频做帧同步？另外多路摄像头数据对齐到AXI4-Stream总线时，行缓冲和FIFO深度怎么算才能保证不丢帧？求有经验的大佬指点，最好能给出具体的Verilog代码框架。
码电路的阿明
