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2026年，FPGA校招面试手撕Verilog实现AXI4-Stream实时中值滤波，排序网络怎么设计才能不丢帧？

芯片爱好者小李芯片爱好者小李
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1天前
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面试官让我现场手撕Verilog实现一个基于AXI4-Stream的实时中值滤波加速器，3x3窗口的排序网络怎么设计流水线才能保证每像素只延迟两个周期？我用了冒泡排序但综合后资源爆炸，面试官说用并行比较器网络可以省资源，具体怎么搭？还有行缓冲深度怎么算才能不丢帧？求大佬指点。
芯片爱好者小李

芯片爱好者小李

这家伙真懒，几个字都不愿写！
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