2026年FPGA大赛，用Zynq做实时视频拼接时，PL侧BRAM不够，怎么用PS端DMA分担？求详细方案

1小时前

我们团队今年集创赛选的是实时视频拼接，用Zynq-7020，PL侧BRAM只有140块，做两路1080p30帧的拼接，行缓存和帧缓存根本不够用。导师建议用PS端的DDR通过DMA来分担，但具体怎么设计AXI4-Stream到VDMA的链路？DMA描述符怎么配置才能保证不丢帧？有没有现成的Xilinx IP核或者开源方案可以参考？求有经验的大佬指点一下，最好能给个模块划分和时序流程图。

逻辑电路爱好者

这家伙真懒，几个字都不愿写！

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