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2026年，FPGA校招笔试题Verilog实现AXI4-Stream实时视频缩放，双线性插值行缓冲怎么设计流水线才能拿满分？

嵌入式小白成长记嵌入式小白成长记
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13小时前
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最近刷牛客和CSDN看到好多面经提到这道题，面试官要求手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值需要设计行缓冲流水线。我试了用两行缓冲但时序总是不收敛，求大佬指点正确的流水线设计思路，怎么做到不丢帧还能拿满分？
嵌入式小白成长记

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这家伙真懒，几个字都不愿写！
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