2026年，FPGA校招面试手撕Verilog实现AXI4-Stream实时图像缩放，面试官问双线性插值行缓冲深度怎么算？求具体推导

12小时前

2026年秋招面某芯片厂，面试官让我手撕Verilog实现一个基于AXI4-Stream的实时视频缩放模块，支持1080p输入到720p输出。我写了双线性插值的流水线，但面试官追问行缓冲深度怎么根据缩放比例动态调整，说我算的不对。求大佬指点行缓冲深度的具体推导公式，以及如何用参数化设计避免重新综合？

嵌入式系统新手

这家伙真懒，几个字都不愿写！

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