2026年FPGA校招，面试官问Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲怎么设计流水线？
最近在准备FPGA校招面试，看到很多面经里都提到了AXI4-Stream接口的实时视频处理项目。我想问一下，如果面试官让我手写一个Verilog模块，实现实时视频缩放功能，特别是双线性插值部分，行缓冲（line buffer）和流水线具体应该怎么设计？比如输入是1080p的视频流，输出要缩放到720p，怎么保证每个时钟周期都能处理一个像素，不丢数据？还有插值系数的计算是放在流水线哪个阶段？求有实际工程经验的前辈指点一下，最好能给出关键代码思路。
电子工程学生
