2026年，数字IC后端笔试题常考“基于12nm工艺的扇出优化”，如何从布线拥塞和功耗角度系统准备？
我在准备2026年秋招的数字IC后端岗位，看到很多笔试题涉及扇出优化，比如“用EDA工具完成一个基于12nm工艺的扇出优化”。题目通常给一个网表，要求分析高扇出网络导致的时序和拥塞问题。请问从系统准备角度，应该先学哪些EDA工具（比如Innovus或ICC2）？扇出优化的常用方法有哪些（比如插入缓冲器、层次化设计、时钟树调整）？另外，如何结合功耗分析（比如动态功耗和漏电功耗）来评估优化效果？有没有推荐的真题练习资源或书？
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