2026年，FPGA工程师面试高频题：如何用Verilog实现一个支持AXI4-Lite的多通道中断控制器？
最近面试一家芯片公司，被问到如何用Verilog实现一个支持AXI4-Lite的多通道中断控制器。我大概知道要设计中断状态寄存器、使能寄存器和优先级逻辑，但面试官追问了中断向量表的设计和跨时钟域同步问题。请问具体实现时，如何从地址映射（比如每个通道占一个偏移地址）和中断优先级（固定还是可编程）角度来设计？另外，AXI4-Lite的写操作如何保证原子性？有没有标准的RTL代码模板可以参考？
芯片爱好者小陈
