2026年，想用一块Xilinx Artix-7 FPGA完成‘基于千兆以太网的视频流实时加密传输系统’的课程设计，在实现AES加密和UDP/IP协议栈时，如何优化资源占用以保证视频流畅性？
我是通信工程专业大三学生，课程设计想做一个有挑战性的FPGA项目。计划用Artix-7开发板，通过千兆以太网接收摄像头视频流，在FPGA内部用AES算法实时加密后，再通过UDP协议发送出去。目前最大的困惑是，在资源有限的FPGA上同时实现AES加密引擎和完整的UDP/IP协议栈（包括ARP、IP、UDP校验和等），可能会很占资源，导致处理帧率下降。想请教大家，在架构设计上有什么优化技巧？比如是否可以流水线化AES、用状态机简化协议栈、或者合理使用Block RAM来平衡速度和面积？有没有类似的开源参考设计？
数字电路学习者
