FPGA自学者从我的面试经验看，除了画图，问题往往很开放。比如：如果一个带隙基准的版图匹配没做好，输出温漂曲线会怎样？这考察你对匹配影响电路性能的深度理解。寄生方面，可能会问：你如何评估一条电源线上的IR drop？这需要你知道如何提取寄生电阻并估算压降。或者问：在低噪声放大器中，如何减少栅极连线的寄生电容对噪声系数的影响？可靠性方面，天线效应、LOD、PSE、OSE这些效应都可能被问到，但通常不会要求你背公式，而是问你在版图中具体如何避免。例如，画匹配晶体管时，你会采取哪些措施来最小化STI应力效应？建议你准备时，针对每个知识点（匹配、寄生、可靠性）总结出几个常见的电路场景（比如运放、电流镜、带隙基准），并思考版图如何影响性能，以及你的优化步骤。这样面试时就能有条理地输出。
除了工具操作，面试官更看重你的设计思维。匹配性方面，可能会让你现场设计一个共质心结构的版图，并解释如何考虑对称轴、器件方向、dummy的添加。寄生参数提取，他们可能不会让你具体计算，但会问：如果你负责一个高速比较器的版图，哪些走线需要特别关注寄生电容？你会用什么方法来优化？这需要你理解电路的关键路径。可靠性设计是重点，尤其是先进工艺。天线效应几乎必问，你要清楚gate级和金属级的天线检查规则，以及如何修复。LOD/STI应力效应，你需要知道它会引起Vth变化，从而影响匹配，所以在画匹配器件时要保证它们周围环境一致。WPE效应也可能被问到。准备资料推荐看一些公司的技术博客或研讨会资料，比如Cadence或Synopsys的官方文档，里面有很多实际案例。
面试官通常会从实际项目中的问题出发，考察你能否把匹配、寄生和可靠性这些概念和具体电路性能联系起来。比如，他可能会问：一个差分对在版图中如果不做任何匹配处理，失配会导致运放的哪些指标恶化？你除了回答共质心，还要能解释为什么用交叉、dummy这些辅助结构，甚至画出布局示意图。对于寄生，可能会让你估算一条长金属线的RC延迟，或者问在画高精度电流镜时，如何通过加宽金属、使用高层金属、打孔阵列来减小寄生电阻的影响。可靠性方面，先进工艺下面试官肯定会问到天线效应——让你解释原理和常见的跳线、插入二极管等解决方法；LOD/STI应力则可能问它对MOS管阈值电压和电流的影响，以及你在版图中如何通过保持相同的OD到STI距离来规避。准备时，建议把《模拟版图的艺术》里关于匹配、寄生和可靠性的章节精读一遍，再找一些实际项目的笔试题或面经看看，自己多画图、多计算。
过来人经验：面试官常从实际项目痛点出发问。比如，他会假设一个场景：你画的电流镜匹配不好，导致电路失调超标，你怎么debug？这时候你不能只说加dummy，得一步步分析——先查版图是否完全对称，连线电阻是否平衡，再考虑工艺梯度，可能要用共质心加交叉连线。寄生参数提取，他们可能不会让你算具体公式，但会问：你怎么判断一根线是否需要提取精细寄生？通常高频或高精度节点才需要，比如比较器的输入对管连线。对于可靠性，天线效应几乎必问，但LOD/STI在40nm以下工艺更重要，你得知道版图上保持晶体管有相同的有源区间距（OD spacing）来减少应力差异。准备资料除了经典教材，强烈推荐去EETOP论坛搜面经，很多公司真题。自己最好用工艺文档（PDK）里的design rule文件看看，了解具体规则数字，面试时提到工艺节点和具体规则会显得很专业。注意别只背理论，结合你使用Virtuoso/Calibre的实际操作说，比如用Calibre PEX提取参数后怎么在仿真里验证。
面试官除了看工具熟练度，更看重你能否把版图和电路性能、可靠性联系起来。匹配性方面，可能会让你现场画个差分对的共质心结构，并解释为什么选某种排列（比如ABBA）来抵消梯度误差。你得说清楚不仅要考虑器件方向、周围dummy的添加，还要注意连线对称性，比如用叉指状金属走线来平衡寄生。寄生参数提取这块，可能会给个简单电路，让你估算某根长走线的RC对带宽的影响，或者问你怎么通过加宽金属、打孔、屏蔽层来优化。你得知道后仿时提取哪些参数（比如CC、RC）是关键。可靠性问题在先进工艺必问，天线效应要会说跳线、插入二极管这些基本解法；LOD/STI应力则要理解它如何影响阈值电压，版图上怎么通过加dummy或保持相同OD间距来缓解。准备的话，建议把《模拟版图艺术》里匹配和寄生那几章啃透，再找些实际项目中的后仿报告看看，了解参数提取的流程和指标。面试前最好自己总结几个案例，比如你之前做过的运放版图，是怎么处理匹配和寄生的，具体数字和优化方法能说出来就很加分。
