数字IC笔试题中，关于‘低功耗设计’的考题，除了Clock Gating和Power Gating，通常还会从哪些角度出题？

低功耗考点其实挺多的，除了你提到的，频率高的还有这几个：1. 操作数隔离（Operand Isolation），经常用在数据通路上，比如乘法器、加法器的输入不变时，用逻辑把输入锁住，避免内部翻转浪费功耗。考题可能会给个数据流图，让你标出哪里可以加隔离。2. 存储器低功耗，比如用存储器分块（Banking）减少激活的存储单元，或者用片上SRAM时，如何根据访问模式优化时钟门控。3. 多电压域（Multi-Voltage Domain）和动态电压频率缩放（DVFS）的系统级设计，可能会问不同模块电压怎么划分，电压域之间电平转换器（Level Shifter）怎么放，异步FIFO怎么处理。解题思路一般是先分析数据流和活跃度，再匹配技术。

从笔试和面试经验看，除了CG和PG，下面这些角度也常考：

首先是多阈值电压（Multi-Vt）库的使用。题目可能给一个关键路径，让你对非关键路径的单元换高Vt来降低漏电，同时问会不会影响时序。解题时要会看时序报告，知道slack的概念。

其次是电源门控（Power Gating）的细节。比如，隔离单元（Isolation Cell）和保持寄存器（Retention Register）怎么放置，电源开关（Power Switch）是细粒度还是粗粒度，以及唤醒序列（Power-up Sequence）的设计。这些可能会出简答题或画图题。

还有动态功耗的公式 P=αCV²f，考题可能直接给一个电路，让你估算动态功耗，或者问降低电压、降低频率、减少翻转率各自的效果。注意电压平方的影响最大。

最后是系统级低功耗策略，比如芯片的功耗状态（Power State）定义，不同工作模式下的功耗管理。这需要一点架构思维。

我当年也被考过，补充几个点：

1. 逻辑级优化：比如通过重组逻辑（Logic Restructuring）减少毛刺（Glitch），因为毛刺会增加不必要的翻转。题目可能给一段Verilog代码，让你指出可能产生毛刺的地方并修改。

2. 时钟树优化：除了门控时钟，还有时钟树综合（CTS）时的低功耗考虑，比如时钟树缓冲器（Clock Buffer）的尺寸和级数选择，以及时钟树上的门控位置（是放在根部还是叶子）。

3. 漏电功耗的考题：除了Power Gating和Multi-Vt，可能会问温度对漏电的影响（温度越高漏电越大），或者让你在给定漏电参数下，计算采用某种技术后的漏电减少量。

4. 实际应用题：比如设计一个传感器接口芯片，大部分时间休眠，偶尔唤醒采集数据。让你设计低功耗架构，包括电源域划分、唤醒源处理、内存数据保持等。这种题要综合考虑多种技术。

建议多看看《Low Power Methodology Manual》这本书的要点，笔试很多题都从里面出。

低功耗考点其实挺多的，除了你提到的，我当年面试被问得最多的是多电压域（Multi-Voltage Domain）和动态电压频率调节（DVFS）。

比如，题目可能会给你一个SoC的框图，里面有CPU、DSP、外设等模块，让你划分电压域。解题思路是：先识别性能关键路径（如CPU核）和性能要求不高的模块（如常开的外设控制），把前者放在高电压域保证性能，后者放在低电压域省电。然后要考虑电压域之间的电平转换器和隔离单元怎么放。

另一个高频点是电源门控（Power Gating）的细节：什么时候用细粒度（Fine-grain）什么时候用粗粒度（Coarse-grain）？细粒度通常指在标准单元内部加开关，面积开销大但灵活；粗粒度是给整个模块加开关，面积开销小但唤醒延迟大。题目可能会给一个模块的活跃性统计，让你选并说明理由。

最后，别忘了低功耗的架构层面，比如用并行处理降低频率来省电（并行化），或者用特定算法的硬件加速器来减少活跃的电路规模。这些也常考。

从实际工作角度看，笔试题除了考技术点，还常考你对这些技术‘代价’的理解。我补充几个角度和例题。

一是‘低功耗与时序/面积的权衡’。比如题目问：在一个已经时序紧张的关键路径上，为了降低漏电，能否将其中的标准单元全部换成高阈值电压（HVT）的？答案显然是不能，因为HVT单元速度慢，可能造成时序违例。正确思路是只对非关键路径用HVT，关键路径用低阈值电压（LVT）或标准阈值电压（SVT）。这考的是Multi-Vt技术的应用策略。

二是‘状态保持’相关。电源门控时，如何保留寄存器的值？考题可能让你画出带状态保持寄存器的电源门控模块示意图，或者比较一下使用锁存器（Retention Register）和扫描链（Scan Chain）保存/恢复状态的优缺点和开销。

三是‘软件与硬件协同的低功耗’。比如，题目描述一个手机应用处理器，在待机时，软件如何通过配置电源管理单元（PMU）来关闭不同模块的时钟和电源。这要求你知道一些常见的低功耗模式（如Sleep、Deep Sleep）及其进入/退出流程。

解题时，思路要清晰：先判断功耗类型（动态还是静态），再看设计约束（性能、面积、成本），最后选择合适的技术组合。多看看IEEE的Low Power Design Primer这类基础文章，很有帮助。

秋招那会儿我也被这类题折腾过。除了你提到的，一个很常见的考点是操作数隔离。题目可能给一个数据通路，比如一个乘法器，但它的输入在某些周期是无效的。这时候就可以在数据通路上加与门，用使能信号把无效数据隔离成0，避免无效的翻转传播到后面的大模块，从而节省功耗。解题思路就是先找出数据通路上哪些模块的输入在特定条件下是“无效”或“恒定”的，然后判断插入隔离逻辑是否划算（因为隔离逻辑本身也会增加面积和一点点功耗）。

另一个是存储器低功耗。比如，题目描述一个缓存或者寄存器文件，问如何通过分区、分块访问来减少每次读写的激活单元数量。或者考总线编码，比如如何用格雷码、总线反转编码来减少相邻周期总线上的翻转次数，直接让你计算编码前后的翻转概率和功耗。

解题时，思路要清晰：先识别功耗来源（动态、静态？），再看电路结构（数据通路、控制逻辑、存储？），最后匹配低功耗技术。

从面试官角度聊两句。我们除了考具体技术点，还喜欢看候选人有没有系统级的理解。所以高频考点里肯定有多电压域和动态电压频率调节。比如，给你一个SoC子系统，有高性能核和低功耗协处理器，问你如何划分电压域，何时采用DVFS，何时用AVS。这需要你理解性能、功耗、电压的关系。

另一个容易出题的是电源门控的细节。比如，让你描述电源门控实现时，为什么要加隔离单元和保持寄存器？电源关断和唤醒的序列是怎样的？如果题目给一个带电源门控的模块，让你分析唤醒过程产生的浪涌电流，以及如何缓解。这考的是对技术底层机制和实际工程问题的理解。

建议复习时，对着Synopsys或Cadence低功耗设计流程的PPT过一遍，把UPF（统一功耗格式）里的概念，像level shifter, isolation cell, retention register都搞清楚，面试很容易让你解释它们的作用和使用场景。

哈，我去年秋招就被问到一个很具体的题，分享一下。题目是：一个状态机，有A、B、C、D四个状态，其中B状态持续时间长且电路逻辑基本不工作，问除了用时钟门控，还有什么低功耗方法？并比较优缺点。

这题考的就是状态编码优化和门级功耗优化。答案可以是：1. 用格雷码或者独热码编码状态，减少状态跳转时的翻转位数。2. 在综合时使用Multi-Vt库，对非关键路径用高Vt细胞降低漏电。解题思路就是，先看动态功耗（状态跳转、时钟），再看静态功耗（漏电）。对于长时间空闲的状态，如果时钟门控已经用了，那重点就转到降低该状态下的漏电功耗，所以电源门控或多阈值库是更优解。但题目可能限制面积或唤醒时间，这就需要权衡了。

所以，总结一下，复习时要把这些点串成线：RTL级（操作数隔离、状态编码）、逻辑综合级（Multi-Vt、门控时钟）、物理实现级（多电压域、电源门控）、系统级（DVFS）。每个级别都有典型考题，抓住“识别功耗源-应用技术-评估代价”这个核心逻辑去答题，基本就稳了。

秋招时低功耗考点确实挺多的，除了你提到的，我觉得这几个角度也常考：1. 操作数隔离（Operand Isolation），比如在乘法器输入稳定前，用与门隔离无效数据翻转来省电，题目可能给个数据通路让你分析哪里可以加。2. 存储器分区（Memory Partitioning），把大内存拆成小块，只激活需要的块，降低激活功耗。3. 动态电压频率缩放（DVFS）和多电压域（Multi-Voltage Domain）的协同设计，比如给出一个SoC模块性能要求，让你划分电压域并设计电平转换器位置。解题时先抓主要矛盾：动态功耗重点看活动率和时钟频率，静态功耗重点看电压和阈值电压。建议把《CMOS超大规模集成电路设计》里低功耗章节的例题过一遍，自己画一下开关活动图，算起来就顺手了。

哈，我去年面试就被问过这个。面试官喜欢考实际场景下的权衡。比如：一个物联网设备待机时间长，但偶尔要高速处理数据，问你用Power Gating还是Multi-Vt？这里关键看唤醒延迟和漏电的权衡——Power Gating关断漏电小但唤醒慢，Multi-Vt漏电降低有限但随时可用。解题思路分三步：先算静态功耗占比（用漏电公式），再查规格表看唤醒时间要求，最后结合面积成本选。另外，考题还可能涉及工艺角（Corner）分析：低功耗设计在FF（快快）和SS（慢慢）工艺角下，时序和功耗怎么变化？你得知道在SS角电压要调高，功耗会冒，所以设计要留余量。多刷公司真题，比如华为、展锐的笔试题库，里面常有这种分析题。