数字IC笔试题中，关于‘低功耗设计’的考题，除了Clock Gating和Power Gating，通常还会从哪些角度出题？

除了门控和电源门控，笔试题里常考多阈值电压（Multi-Vt）库的使用。题目可能给一个关键路径，让你把非关键路径上的标准Vt细胞换成高Vt细胞来降低漏电，同时问会不会影响时序。解题思路：先做静态时序分析，找出slack大的路径，这些路径可以换高Vt细胞；关键路径必须用低Vt细胞保证速度。要注意换高Vt细胞虽然漏电小，但延迟大，可能使原来非关键的路径变关键，需要迭代检查。

另一个角度是时钟树的低功耗设计，比如时钟缓冲器插入、时钟网格（Clock Mesh）与时钟树（Clock Tree）的对比。考题可能问：在大型设计中，为什么用时钟网格可以降低功耗？答案要点：时钟网格能减少时钟偏移，允许用更短的时钟路径，从而减少时钟网络的总电容和开关活动。

还有数据编码（Data Encoding）技术，比如总线反转编码（Bus Invert Coding），用于减少总线切换时的功耗。题目可能给一串数据序列，让你计算采用编码前后切换次数的变化。

低功耗验证也会考，比如如何验证电源门控模块的隔离细胞（Isolation Cell）和保持寄存器（Retention Register）是否正确工作。解题时要知道隔离细胞在电源关断时防止不定态传播，保持寄存器用于保存状态。

最后，建议熟悉UPF（Unified Power Format）或CPF（Common Power Format）的基本概念，虽然笔试不要求写代码，但可能问这些文件用来描述什么（如电源域、电源开关、隔离策略等）。

秋招过来人，当年也被这类题折磨过。除了你提到的，下面几个角度也很高频，建议重点准备。

一是多电压域（Multi-Voltage Domain）和动态电压频率缩放（DVFS）。考题常给一个SoC框图，里面有CPU、DSP、外设等模块，让你划分电压域。解题关键：性能要求高的模块（如CPU核）放在高电压域，对性能不敏感或常空闲的模块（如某些外设控制器）放在低电压域。DVFS的题可能让你画电压/频率随时间变化的曲线，或者解释何时该升压升频、何时该降压降频。

二是操作数隔离（Operand Isolation）。这是RTL级优化点，常考。比如一个乘法器，输入来自两个多路选择器，当乘法器不需要输出时，可以让选择器输出0，避免乘法器内部翻转消耗功耗。题目可能给一段代码，让你指出哪里可以加操作数隔离逻辑。

三是存储器相关的低功耗技术，比如存储器分区（Memory Partitioning）和门控时钟在存储器上的应用。大存储器拆成多个小块，每次只激活需要的块，能显著降低动态功耗。考题可能让你计算分区前后的功耗对比。

四是软件层面的低功耗管理，比如睡眠模式、唤醒源配置。这属于系统级考点，可能描述一个物联网设备场景，要求设计从睡眠到工作的流程，并估算功耗。

复习建议：找些大厂的往年笔试题，专门挑低功耗部分做。实际解题时，先分析电路的活动因子（Activity Factor）和负载电容，这是功耗公式的核心。动态功耗公式 P=αCV²f 一定要烂熟，很多计算题都基于它变形。

我当年秋招被问过一些细节题，分享下：

1. 关于时钟门控：不止是流水线寄存器，还会考到门控时钟的使能信号如何生成，比如用模块的idle状态作为使能，但要注意使能信号的稳定性，避免毛刺关时钟。例题可能给个FSM，让你判断哪些状态可以关时钟。

2. 多电压域交叉：电平转换器（Level Shifter）必须放在电压域交叉的地方，但具体是发送端放还是接收端放？常考这个，答案是放在高电压域一侧（或说确保其供电电压等于高电压域的电压）。

3. 电源门控的隔离单元（Isolation Cell）：断电前，输出要钳位到固定值，防止浮空影响其他模块。可能会问隔离单元该用哪种电平（0或1）以及放置位置。

4. 存储器低功耗：比如存储器分区访问，减少激活的bank数量，或者使用门控时钟减少地址/数据线的翻转。

5. 软件层面的低功耗：指令调度、睡眠模式配置等，软硬协同。

复习时，最好自己画一画电压域、电源开关、隔离单元、电平转换器的连接图，理解信号和电源的流向，笔试遇到框图题就不慌了。

从笔试和面试经验看，低功耗设计考点可以分成几个层次：

架构层面：除了多电压域、电源门控，还会考到电源门控的唤醒序列和断电序列，比如保存/恢复寄存器的设计（retention register），或者电源控制单元（Power Management Unit）的简单设计。可能会给一个状态机，让你补充断电流程。

逻辑层面：除了时钟门控，常考如何避免时钟门控带来的毛刺和时序问题，比如用锁存器型门控还是组合逻辑门控，优缺点对比。还有数据门控（也就是操作数隔离）的具体电路实现。

物理层面：多阈值电压（Multi-Vt）库的使用策略，比如关键路径用低Vt，非关键路径用高Vt来降漏电。可能会给个简单电路，让你分配Vt并解释。

系统层面：动态电压频率调节（DVFS）与自适应电压调节（AVS）的区别，以及软件如何配合。

建议找一些大厂的往年笔试题看看，很多都公开的。做题时先明确降低的是动态功耗还是静态功耗，再选技术。

低功耗考点其实挺多的，除了你提到的，频率高的还有这几个：1. 操作数隔离（Operand Isolation），经常考在数据通路里，比如乘法器、加法器的输入不变时，怎么避免无效翻转。例题可能给个ALU，让你标出哪些信号可以加隔离逻辑。2. 多电压域（Multi-Voltage Domain）的电压岛划分和电平转换器（Level Shifter）的插入位置，可能会让你画示意图。3. 动态电压频率调节（DVFS）的原理和实现层次（系统级、硬件级），可能会问什么场景下用DVFS而不是静态降频。

解题思路的话，抓住本质：动态功耗看翻转率，静态功耗看电压和阈值电压。分析电路时，先找哪些部分可以关电、降频、降压、减少翻转。

我当年秋招也被考过不少。补充几个角度：

首先是多电压域的设计，考题可能会涉及电平转换器（Level Shifter）的放置位置——必须放在电压域交叉的地方，而且要注意数据流向（从低到高，还是高到低）。还有隔离单元（Isolation Cell）在电源关断时的作用，确保关断模块输出不是浮空态。

其次是动态电压频率缩放（DVFS）和自适应电压缩放（AVS）的区别。DVFS是查表法，AVS是实时监测关键路径延迟来调压。可能会考应用场景选择。

然后是低功耗的验证和实现流程。比如UPF（Unified Power Format）怎么写，如何定义电源域、电源开关、隔离策略等。现在很多公司用UPF，笔试可能会给一段UPF代码让你分析或者改错。

还有一个常考的是功耗估算和分析。给你一个电路，让你估算动态功耗，需要知道公式：P_dynamic = α C V^2 f。其中翻转率α怎么取，负载电容C怎么估算，都可能成为考点。

最后注意，低功耗技术不是孤立的，考题经常要求你组合使用多种技术，并解释取舍。比如同时用多电压域和电源门控，就要考虑唤醒延迟、面积开销、控制复杂度等。多做题，总结套路就好。

从笔试和面试经验看，除了CG和PG，常考的点有：
1. 操作数隔离（Operand Isolation）：在数据无效时，阻止操作数传播，减少不必要的翻转。常结合具体电路图考，比如给你一个加法器，前面有MUX，让你分析哪里可以加隔离。
2. 存储器低功耗：比如SRAM的bank划分、门控字线、降低位线电压、睡眠模式等。可能会问如何根据访问模式优化存储架构。
3. 逻辑级优化：比如卡诺图优化减少毛刺（glitch），因为毛刺会增加动态功耗。或者考低功耗综合的约束设置。
4. 系统级策略：DVFS的粒度选择（芯片级、模块级、内核级），以及需要哪些硬件支持（比如电压调节器、频率锁相环、功耗管理单元）。

例题的话，网上能找到一些。比如：“一个处理器在不同工作负载下有不同性能需求，请设计一个DVFS方案，并说明硬件实现中需要考虑的关键模块。” 回答时要从功耗管理单元（PMU）、电压频率表、切换时的时序安全（避免时序违例）等方面说。

建议你多看看《Low Power Methodology Manual》这本书的要点，笔试很多题都从里面出。

低功耗考点其实挺多的，除了你提到的，频率高的还有这几个：多电压域（Multi-Voltage Domain）和动态电压频率缩放（DVFS）的具体实现和权衡。比如考题可能会给你一个SoC，里面有CPU、DSP、外设等不同模块，让你划分电压域，并解释为什么这么划分，以及需要哪些隔离单元（level shifter, isolation cell）。还会考到电源门控（Power Gating）的细节，比如何时用细粒度（fine-grain）何时用粗粒度（coarse-grain），保存和恢复寄存器（retention register）怎么用，以及电源开关（power switch）的摆放策略。

另外，漏电功耗（Leakage Power）的控制方法也常考，比如多阈值电压（Multi-Vt）库的使用策略——关键路径用低Vt，非关键路径用高Vt，以及体偏置（Body Biasing）技术。还有存储器（SRAM）的低功耗设计，比如分区访问、降低电压等。

解题思路的话，抓住一个核心：动态功耗和静态功耗的区分。动态功耗主要从频率、电压、负载电容、翻转率入手；静态功耗主要从温度、阈值电压、电源电压入手。分析题目时，先明确要降低哪种功耗，再选择合适的技术。

除了前面两位说的，我再补充几个容易忽略的点。一是电源门控的隔离细胞（Isolation Cell）和保持寄存器（Retention Register）的使用场景：题目可能画出一个模块，要求你在电源关断时，保证输出不为浮空态，并保持某些寄存器值。这时候就要在电源域边界插隔离细胞，对关键状态用保持寄存器。二是时钟树功耗优化，比如通过调整缓冲器尺寸、平衡时钟歪斜（Skew）来减少开关活动，考题可能给个时钟树网络让你挑优化点。三是软件层面的低功耗，比如让CPU进入休眠模式的条件和唤醒机制，这属于系统级考点。复习时建议按‘动态功耗-静态功耗-系统级功耗’三层整理笔记，每个层写两个自己能讲清楚的实例，面试时就不慌了。

哈，我去年面试就被问过这个。面试官喜欢考实际场景下的权衡。比如：一个物联网设备待机时间长，但偶尔要高速处理数据，问你用Power Gating还是Multi-Vt？这里关键看唤醒延迟和漏电的权衡——Power Gating关断漏电小但唤醒慢，Multi-Vt漏电降低有限但随时可用。解题思路分三步：先算静态功耗占比（用漏电公式），再查规格表看唤醒时间要求，最后结合面积成本选。另外，考题还可能涉及工艺角（Corner）分析：低功耗设计在FF（快快）和SS（慢慢）工艺角下，时序和功耗怎么变化？你得知道在SS角电压要调高，功耗会冒，所以设计要留余量。多刷公司真题，比如华为、展锐的笔试题库，里面常有这种分析题。

秋招时低功耗考点确实挺多的，除了你提到的，我觉得这几个角度也常考：1. 操作数隔离（Operand Isolation），比如在乘法器输入稳定前，用与门隔离无效数据翻转来省电，题目可能给个数据通路让你分析哪里可以加。2. 存储器分区（Memory Partitioning），把大内存拆成小块，只激活需要的块，降低激活功耗。3. 动态电压频率缩放（DVFS）和多电压域（Multi-Voltage Domain）的协同设计，比如给出一个SoC模块性能要求，让你划分电压域并设计电平转换器位置。解题时先抓主要矛盾：动态功耗重点看活动率和时钟频率，静态功耗重点看电压和阈值电压。建议把《CMOS超大规模集成电路设计》里低功耗章节的例题过一遍，自己画一下开关活动图，算起来就顺手了。

哈，我去年秋招就被问到一个很具体的题，分享一下。题目是：一个状态机，有A、B、C、D四个状态，其中B状态持续时间长且电路逻辑基本不工作，问除了用时钟门控，还有什么低功耗方法？并比较优缺点。

这题考的就是状态编码优化和门级功耗优化。答案可以是：1. 用格雷码或者独热码编码状态，减少状态跳转时的翻转位数。2. 在综合时使用Multi-Vt库，对非关键路径用高Vt细胞降低漏电。解题思路就是，先看动态功耗（状态跳转、时钟），再看静态功耗（漏电）。对于长时间空闲的状态，如果时钟门控已经用了，那重点就转到降低该状态下的漏电功耗，所以电源门控或多阈值库是更优解。但题目可能限制面积或唤醒时间，这就需要权衡了。

所以，总结一下，复习时要把这些点串成线：RTL级（操作数隔离、状态编码）、逻辑综合级（Multi-Vt、门控时钟）、物理实现级（多电压域、电源门控）、系统级（DVFS）。每个级别都有典型考题，抓住“识别功耗源-应用技术-评估代价”这个核心逻辑去答题，基本就稳了。