2026年，想从FPGA验证转做数字IC前端设计，需要重点补哪些知识和项目？没有流片经验会影响求职吗？

转行重点就两块：知识体系和项目背书。知识推荐看《CMOS VLSI Design》和《Static Timing Analysis for Nanometer Designs》，前者补制造和电路基础，后者专攻STA。线上课程可以看Coursera的“Hardware/Software Interface”和“VLSI CAD”。项目实操的话，利用FPGA平台做原型验证本来就是优势，可以找一个开源ASIC项目（比如OpenCores上的），把它部署到FPGA，然后你不仅做验证，还主动去分析它的设计代码，提出优化建议（比如关键路径重构）。甚至可以尝试用Yosys等开源工具进行综合，用OpenSTA做时序分析，虽然和工业工具有差距，但能展示主动性。没有流片经验，就在简历和面试中强调你对完整设计流程的理解：从Spec到RTL，到验证、综合、STA，再到DFT和物理实现的考量。可以坦诚说明现状，但展示你通过项目和自学建立的系统认知。同时，投简历时瞄准有FPGA原型验证岗位的IC公司，内部转岗会容易很多；或者找一些正在做芯片初创公司，他们对流程要求可能没那么严，更看重综合能力。

老哥，同是验证转设计，去年刚跳成功。没流片经验确实会被问，但不是死穴。公司招初级或转行的人，更看重基础扎实和学习能力。知识方面，除了楼上说的，一定要深入理解时钟和复位设计（同步异步、复位树、时钟门控），这是设计的基石。项目上，别搞太复杂的处理器，容易挖坑。可以做一个图像处理的小IP，比如sobel边缘检测，从算法到RTL实现，然后做仿真验证（用你熟悉的UVM搭个简单环境），再走综合时序分析流程。关键是要把这个项目当成ASIC来做：比如考虑流水线优化、资源复用、用SystemVerilog写可综合的RTL（避免验证用的不可综合语法）。在FPGA上跑只是功能验证，重点是你后续的“纸上ASIC”分析。写一份详细的设计文档，包括架构选择、时序约束策略、面积预估、功耗评估思路（哪怕只是理论）。面试时带着这份文档，能极大提升印象。另外，强烈建议学一下Formal验证工具（比如JasperGold），很多设计岗位也开始用了，你的验证背景正好用上，这是个差异化优势。

从验证转设计，你的优势其实挺明显的，对验证流程和测试点很熟，以后自己写代码会更注重可测性。补知识的话，我建议先抓核心：数字电路基础（卡诺图、状态机这些得滚瓜烂熟）、逻辑综合（会用Design Compiler或类似工具，理解优化和面积时序权衡）、静态时序分析STA（必须会写SDC约束，能分析setup/hold违例）。低功耗设计UPF可以稍后，但面试常问。没有流片经验确实是个短板，但可以准备一个“类ASIC”项目来弥补。比如用Verilog写个开源的RISC-V核（比如tinyRV），在FPGA上跑通后，用Vivado/Quartus进行综合，并严格按ASIC流程来：写完整的SDC约束（定义时钟、生成时钟、输入输出延迟、虚假路径等），做时序分析，甚至用工具看看面积报告。在项目描述里，强调你如何考虑时钟域交叉、低功耗策略（虽然FPGA不体现，但可以说明如果做ASIC会插入门控时钟）。面试时主动展示这个项目的约束文件和分析报告，证明你有流程概念。同时，多刷设计方向的面试题，比如FIFO深度计算、异步FIFO设计、时钟分频等。