2026年，国内在‘Chiplet（芯粒）’和‘先进封装’领域，有哪些公司正在大力投入？这个方向对数字IC后端和FPGA原型验证人才的需求有什么新变化？

我提供一个稍微不同的视角：关注那些为Chiplet提供“基础设施”的公司，它们可能代表未来的机会。

除了直接的芯片设计公司和封测厂，国内还有：
- IP公司：比如芯原股份，它在推基于Chiplet的IP平台，让客户可以像搭积木一样设计芯片。
- EDA公司：华大九天、概伦电子等，虽然国产EDA在3D IC工具上还在追赶，但肯定在布局。加入这些EDA公司，参与开发相关工具，也是一个方向。
- 互联技术初创：除了奇异摩尔，可能还有别的公司专攻UCIe PHY IP或互联方案。
- 材料和设备公司：先进封装需要新的材料和设备，这些上游公司也在大力投入。

对于数字后端和FPGA验证人才的需求变化：
核心就一个词——“系统化”。
后端工程师不能再只盯着一个模块的PPA（性能、功耗、面积），而要考虑整个多Die系统的PPA，以及Die之间连接的物理特性。必须懂点架构，懂点封装，懂点信号完整性。
FPGA验证工程师则要从“模块验证”转向“系统验证”和“互联验证”。你验证的对象可能是一个由多个IP芯粒组成的异构计算系统，需要更强的软硬件协同验证和性能分析能力。

我的建议是，无论哪个岗位，现在都有必要去了解Chiplet的完整流程、主流标准（如UCIe）和行业动态。不一定马上深入细节，但要有大局观。这个方向肯定需要人才，但具体岗位可能不会爆发式增长，而是会融入高端芯片的设计流程中，成为必备技能。所以，把它作为你技能组合中的一个强力加分项去学习，是明智的。

从FPGA原型验证的角度详细说说。Chiplet趋势下，FPGA原型验证的价值反而可能提升，因为流片成本高，更需要前期用FPGA充分验证。但方法学要变。

新技能需求：
1. 多FPGA板卡互联与系统划分：这是核心技能。你需要熟悉像HAPS、Veloce这类多FPGA系统，或者自己用多块板卡通过高速电缆（如QSFP）互联。要掌握如何将SoC或大型Chiplet系统自动或手动分割到多个FPGA上，并优化通信和资源。
2. Die-to-Die接口的FPGA建模：UCIe等接口的完整PHY在FPGA上很难实现，但你需要构建其事务层或链路层的可验证模型，用于验证芯片间通信协议的正确性。这可能要用到FPGA的高速收发器（GTY等）。
3. 系统级性能建模与分析：因为涉及多个芯粒，需要评估互联带宽、延迟对系统性能的影响，FPGA原型可以跑真实软件负载来做这种分析。
4. 熟悉新的验证挑战：比如验证多个Die之间时钟域同步、电源管理协同等场景。

需要补充的知识包括：高速串行通信原理、网络-on-Chip（NoC）基础、以及你所验证的特定应用领域（如AI、CPU）的架构知识。

公司方面，除了芯片设计公司，那些提供FPGA原型验证解决方案的公司（比如S2C、芯启源等）也可能需要相关人才来开发支持Chiplet验证的平台。职业前景，我觉得FPGA验证在Chiplet时代会更贴近系统架构，角色更重要，但门槛也高了。

作为在封装厂待过的人，我补充点实际的情况。国内在先进封装上投入最大的确实是长电、通富这些封测厂，它们有实际的产能和客户项目在跑。但Chiplet不仅仅是封装的事，更是设计和架构的革命。所以像海思这样的设计公司投入更深，它们从芯片架构阶段就考虑Chiplet化。

对于数字IC后端工程师，如果你想切入这个领域，我建议：
第一步，别急着啃3D工具，先把基础打牢。Chiplet对功耗、时序、信号完整性的要求是地狱级的，你传统单Die后端功夫不扎实，根本玩不转。
第二步，学习Die-to-Die互联的物理层标准，比如UCIe。理解其时钟架构、均衡技术、测试方法。
第三步，了解2.5D Interposer（通常是硅转接板）的基本制造工艺和设计规则，这会影响你的布局布线策略。
第四步，再上手试用Cadence Integrity 3D-IC或Synopsys 3DIC Compiler这类工具，从做一个简单的多Die系统规划开始。

对于FPGA原型验证工程师，最大的挑战是“拆”和“连”。怎么把复杂的多Chiplet系统合理地拆分到多个FPGA上？FPGA之间的高速互联怎么实现（比如用Aurora或自定义链路）？这需要很强的系统划分能力和硬件调试能力。

坑点注意：Chiplet目前成本还很高，不是所有芯片都用得起。所以相关岗位可能集中在高端CPU、GPU、AI芯片公司。找工作时要瞄准这些领域的企业。前景是光明的，但路还长，需要持续学习。

简单列一下我知道的国内玩家：
1. 封测三强：长电、通富、华天，都在搞先进封装，像2.5D/3D集成。
2. 芯片设计巨头：华为海思是先锋，其他如寒武纪、澜起科技也在研究。
3. 新兴Chiplet公司：比如奇异摩尔，就是专注做Chiplet底层互联和集成方案的。
4. 互联网大厂造芯：阿里平头哥、腾讯等，它们设计的大型芯片（如AI、服务器芯片）很可能采用Chiplet思路。

对数字后端来说，新知识主要是3D IC设计流程和工具（Cadence/Synopsys都有专门平台）、Interposer设计、以及应对更复杂的时序和电源网络。对FPGA验证来说，重点是学会用FPGA模拟多Die系统，以及验证高速Die-to-Die接口。

职业前景，我觉得会催生一些新岗位，比如“Chiplet集成工程师”、“3D IC物理设计工程师”。需求会上涨，但竞争也会更激烈，因为要求更高了。

我主要从人才需求变化的角度聊聊。Chiplet和先进封装本质上是从“单兵作战”转向“多兵团协同”，这对后端和验证工程师的技能树提出了新要求。

数字IC后端：你的战场变大了。以前是一个Die，现在是一个包含多个Die的“小系统”。关键新技能包括：1. 系统级规划与分区：理解整个系统的架构，决定哪个功能块放在哪个Die上，考虑功耗、性能、热和互联。2. 掌握Interposer（硅中介层或有机基板）上的布线规则，这跟传统芯片内布线很不一样，线宽、间距、RC特性都不同，信号完整性挑战更大。3. 精通Die-to-Die接口的物理实现，比如UCIe的PHY层，要搞定时序收敛、电源完整性和测试。4. 热分析变得空前重要，3D堆叠散热是难题，必须会和热仿真工具打交道。

FPGA原型验证：你的任务更复杂了。以前可能用一两块大FPGA仿一颗大芯片，现在要模拟多个异构的Chiplet及其互联网络。需要补充：1. 对UCIe等互联协议有深入理解，能在FPGA上实现其事务层或物理层的简化模型。2. 多FPGA系统划分和互联的技能变得关键，如何把不同的Chiplet功能划分到不同的FPGA上，并保证FPGA间通信的带宽和延迟满足要求。3. 系统级验证思维，关注Chiplet间协同工作的场景，而不仅仅是单个模块的功能。

总的来说，这两个岗位都要求从“芯片级”思维上升到“系统级”思维。公司方面，除了楼上提到的，像芯原这类IP公司也在提供Chiplet相关服务。前景不错，但需要主动学习新东西，否则容易被落下。

从公司布局来看，国内投入Chiplet和先进封装的公司可以分几类。封测厂方面，长电科技、通富微电、华天科技这些传统巨头都在积极研发先进封装技术，比如长电的XDFOI。芯片设计公司里，华为海思肯定是领头羊，其芯片堆叠技术已经用在了一些产品上。此外，一些AI芯片公司如壁仞科技、摩尔线程，以及CPU公司如海光、龙芯，也都在探索Chiplet架构来集成不同工艺的芯粒。还有一些初创企业，比如奇异摩尔（专注于Chiplet互联和集成），就是瞄准这个赛道成立的。

对于数字IC后端工程师，变化很大。以前主要关注单颗die的布局布线，现在要考虑多个die在Interposer（中介层）或基板上的协同布局，以及3D堆叠。必须学习UCIe、BoW等Die-to-Die互联协议，了解其物理层实现对时序、信号完整性的影响。工具上要接触3D IC设计工具，比如Cadence的Integrity 3D-IC平台，学习如何进行系统级规划、分区和热分析。

FPGA原型验证工程师的挑战在于，系统变得更复杂，是多个Chiplet的异构集成。验证平台可能需要用多颗FPGA来模拟不同的芯粒及其互联。需要深入理解芯片间的高速接口协议（如UCIe），并掌握如何在FPGA上高效建模和验证这些接口。对系统级验证和软硬件协同验证的要求也更高了。

前景方面，这个方向肯定是热点，人才需求会增长，但要求也更复合。建议后端工程师尽早学习相关协议和3D工具，FPGA验证工程师则加强系统级和高速接口的建模能力。