芯片公司招聘笔试中，常考的‘低功耗设计’题目有哪些典型考点？如何系统性地准备？

同学你好，我也在准备笔试，分享一下我的梳理方式。低功耗题目通常以三种形式出现：简答题、计算题、场景分析题。

简答题比如：列举三种降低动态功耗的方法。这种需要你成体系地回答，可以按设计层次来：系统级（如动态电压频率调节DVFS）、架构级（如流水线优化）、寄存器传输级（如门控时钟）、晶体管级（如多阈值电压设计）。

计算题可能会给一个简单电路，让你计算开关活动因子带来的功耗差异，或者比较插入门控时钟前后的功耗。公式要记牢：动态功耗=αCV²f。

场景分析题最常见，例如：设计一个模块，工作时用正常电压，休眠时需要关断电源但保留部分寄存器值，请问需要哪些低功耗技术？这时候你需要串联知识：用电源关断（Power Gating）实现关断，用保持寄存器（Retention Register）存值，用隔离单元（Isolation Cell）处理关断模块输出，用电平转换器（Level Shifter）如果涉及电压域变化，还需要在UPF中描述电源状态。

我系统准备的方法是：先快速过一遍《CMOS超大规模集成电路设计》里功耗相关的章节，建立基础。然后重点学习UPF，因为现在设计流程都靠它实现低功耗，了解power domain、supply port、isolation strategy、level shifter strategy这些基本命令和概念。再找一些实际的笔试题目，反向查漏补缺。

推荐资料：除了上面提到的书，可以看IEEE的低功耗论文摘要，了解前沿技术（如近阈值计算）。但笔试主要还是考经典方法，所以把门控时钟、多电压域、电源关断这三大项的原理、实现、优缺点搞透就够应付大部分题目了。

一个小技巧：自己画一个模块框图，在上面标注哪里用门控时钟，哪里需要电平转换器，模拟一次低功耗设计过程，理解会更深刻。

低功耗设计确实是笔试重点，而且考得越来越细。我去年面了几家，发现考点可以分成几个层次：基础概念、电路级技术、架构级方法、验证与流程。

基础概念常考功耗组成（动态、静态、短路）和计算公式，比如给你一个电路算动态功耗，或者比较不同工艺节点的静态功耗趋势。

电路级技术里，门控时钟（ICG）几乎必考，会问插入策略、结构（与门/或门锁存器）、避免毛刺的方法。多电压域（Multi-Voltage Domain）常考电平转换器（Level Shifter）的位置和选择，以及隔离单元（Isolation Cell）的使用场景。电源关断（Power Gating）会考唤醒序列、保持寄存器（Retention Register）和电源开关的类型。

架构级方法可能考操作数隔离、时钟分频、存储器分区访问等。

验证与流程会涉及UPF（Unified Power Format）的简单命令，或者低功耗验证的挑战。

准备的话，建议先搭框架：把上面这几个层次列成树状图，每个叶子节点填具体技术。然后找一些经典笔试题目做，比如“门控时钟的使能信号要注意什么？”（答案：避免毛刺，通常用寄存器输出做使能）。推荐看《Low Power Methodology Manual for System-on-Chip Design》这本书，或者Synopsys、Cadence的官方低功耗白皮书。网上有很多分享的笔试题库，重点刷里面低功耗部分。最后自己整理一个Q&A文档，把常见考点和答案写进去，考前多看几遍。

注意：不要只背概念，理解为什么这么做很重要，比如为什么电平转换器要放在电压域交叉处？因为信号电压不同会导致漏电或损坏。