Xilinx术语中文完全指南：FPGA/CPLD设计、硬件描述语言与EDA工具详解

Xilinx 术语中文词汇表（按字母顺序排列）

A

• ABEL
  一种早期硬件描述语言（HDL），主要用于CPLD设计，功能不如VHDL或Verilog强大。
• ADC（模数转换器）
  将模拟信号采样并转换为数字信号的器件。
• AGP（高级图形接口）
  图形电压接口标准。
• Alliance
  Xilinx与第三方供应商的协作协议，用于集成EDA工具。
• ASIC（专用集成电路）
  为特定应用定制的集成电路，非通用器件。
• ASSP（专用标准部件）
  ASIC的别称。
• ATPG（自动测试模式产生）
  生成测试向量以验证电路功能。

B

• Behavioral（行为级）
  描述HDL或仿真模型的抽象层级，通常不可直接综合。
• BGA（球栅阵列）
  表贴封装，使用焊球连接，具有高密度和低感抗特性。
• BIST（内建自测试）
  用于测试存储器资源的内部功能。
• Bitgen
  Xilinx工具命令行指令，用于生成配置位流。
• Bitstream（位流）
  用于对Xilinx器件编程的二进制文件，包含逻辑和布线配置信息。
• Block SelectRAM（块RAM）
  Virtex架构中的专用同步双端口RAM，容量可达16千位。
• BLVDS（总线LVDS）
  支持双向LVDS通信的标准，终端电阻配置不同。
• BSCAN（边界扫描）
  用于测试PCB互连的逻辑功能。
• BSDL（边界扫描描述语言）
  描述IC边界扫描逻辑的标准化语言。
• BUFGCE
  Xilinx原语，用于带时钟使能的全局时钟分配（无毛刺）。
• BUFGMUX
  Xilinx原语，用于两个时钟的无毛刺切换。
• BUFT
  Xilinx原语，表示三态缓冲器。

C

• Carry Logic（进位逻辑）
  Slice中的专用逻辑，用于实现算术功能（如加法器）。
• ChipScope ILA（集成逻辑分析器）
  Xilinx工具，通过JTAG实现内部信号抓取和分析。
• CLB（可配置逻辑块）
  FPGA中的基础逻辑单元，由Slice组成。
• CMOS（互补金属氧化物半导体）
  低功耗数字电路技术。
• Combinatorial（组合逻辑）
  无记忆功能的逻辑电路，输出仅依赖当前输入。
• Configuration（配置）
  FPGA编程过程，生成位流文件。
• Core（核）
  预验证的IP模块，可直接集成到设计中。
• CORE Generator（核生成器）
  Xilinx工具，用于生成可配置的IP核（如RAM、滤波器）。
• CPLD（复杂可编程逻辑器件）
  由可编程互连的PAL块组成。

D

• DAC（数模转换器）
  将数字信号转换为模拟信号。
• Daisy Chain（菊花链）
  多个器件通过串行接口依次编程的配置方式。
• DCI（数字可控阻抗）
  Virtex-II的I/O阻抗控制技术，减少外部电阻需求。
• DCM（数字时钟管理器）
  提供时钟延时、频率合成、移相等功能的模块。
• DDR（双数据速率）
  利用时钟双沿传输数据的技术。
• Design Manager（设计管理器）
  Xilinx工具，用于管理设计实现流程。
• DFT（可测试性设计）
  设计内置电路以简化测试。
• DLL（延时锁定环）
  数字时钟对齐电路，PLL的替代方案。

E

• EDA（电子设计自动化）
  利用计算机辅助设计和仿真电子系统。
• EDIF（电子设计交换格式）
  工业标准网表格式。
• Equivalency Checking（一致性检查）
  验证综合前后电路功能的一致性（形式验证）。

F

• FIFO（先进先出存储器）
  基于RAM实现的数据缓冲器，支持不同速率的读写。
• Flash Memory（闪存）
  非易失性可重写存储器。
• FPGA（现场可编程门阵列）
  可重复编程的逻辑器件。
• FSM（有限状态机）
  基于状态转移的控制逻辑。
• Function Generator（函数发生器）
  查找表（LUT）的别称，实现组合逻辑功能。

G

• Gating（门控）
  通过逻辑门控制信号（如时钟），需避免毛刺。
• Global Clock Buffer（全局时钟缓冲器）
  驱动专用低偏差时钟网络的缓冲器（BUFG）。
• Gray Code（格雷码）
  仅单比特变化的编码方式，减少毛刺和功耗。

H

• HDL（硬件描述语言）
  建模和设计硬件的语言（如VHDL、Verilog）。
• HSTL（高速收发器逻辑）
  1.5V电压接口标准。

I

• IBIS（输入输出缓冲器信息规范）
  描述I/O特性的行为模型，用于信号完整性分析。
• IOB（输入输出块）
  FPGA的I/O接口单元，包含缓冲器和寄存器。
• IP（知识产权）
  受法律保护的电路设计或算法。
• ISE（集成综合环境）
  Xilinx的软件套件，涵盖设计、综合和实现流程。

J

• JTAG（联合测试行动组）
  边界扫描测试的IEEE标准。

L

• LUT（查找表）
  基于SRAM的逻辑单元，实现组合逻辑或存储功能（如分布式RAM）。
• LVDS（低电压差分信号）
  差分信号标准，抗噪能力强，需外部终端电阻。

M

• Map（映射）
  将逻辑网表优化为FPGA资源（如LUT、寄存器）的过程。

P

• PAR（布局布线）
  将逻辑布局到芯片并连接信号的关键步骤。
• PCI（外设部件互连）
  高速外设总线标准。
• Pipeline（流水线）
  插入寄存器以提高吞吐量的设计技术。
• PLL（锁相环）
  模拟时钟对齐电路。

R

• RTL（寄存器传输级）
  可综合的HDL代码抽象层级。
• RAM（随机存取存储器）
  可读写存储器。

S

• SelectI/O
  Xilinx支持多电压I/O标准的技术。
• Slice
  CLB的基本单元，包含LUT、寄存器和进位逻辑。
• SRAM（静态随机存取存储器）
  无需刷新的存储器。
• STA（静态时序分析）
  验证电路时序性能的工具。

U

• UCF（用户约束文件）
  定义设计约束（如时序、管脚分配）的Xilinx专用文件。

V

• Verilog
  硬件描述语言，广泛用于数字电路设计。
• VHDL（超高速集成电路HDL）
  另一种主流的硬件描述语言。

X

• XST（Xilinx综合技术）
  Xilinx自研的综合工具，支持HDL到网表的转换。

分类索引

• 硬件描述语言：ABEL、VHDL、Verilog
• 封装类型：BGA、PQ、CS
• 设计工具：ISE、CORE Generator、ChipScope
• 逻辑资源：CLB、Slice、LUT、Block RAM
• 接口标准：LVDS、HSTL、PCI、AGP
• 时钟管理：DCM、PLL、BUFGCE、BUFGMUX

整理后的词汇表覆盖了Xilinx FPGA设计的关键术语，便于快速查阅和交叉参考。