Verilog 状态机编码选择指南：二进制、格雷码与独热码的对比与实施

FPGA小白

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3小时前

Quick Start：快速上手

本指南帮助你在 Verilog 有限状态机设计中，根据项目需求合理选择二进制、格雷码或独热码编码方式。核心步骤包括：评估状态数量、确定性能与资源优先级、在代码中显式指定编码属性，并通过综合结果验证选择。

典型流程：

步骤 1：统计状态机状态数 N。
步骤 2：根据 N 与目标频率、资源约束，参考下文“选择建议”确定编码类型。
步骤 3：在 RTL 代码中添加综合属性（如 fsm_encoding）强制指定编码。
步骤 4：综合后检查资源（LUT/FF）与最大频率，确保符合预期。

前置条件

熟悉 Verilog 基础语法，包括 always 块与 case 语句。
具备基本数字电路知识，了解触发器（FF）与查找表（LUT）概念。
已安装并配置好 FPGA 综合工具（如 Vivado、Quartus 等）。

目标与验收标准

目标：为给定状态机选择最优编码方式，在资源、频率与功耗之间取得平衡。
验收标准：综合报告显示实际资源使用与最大频率满足设计约束；仿真验证功能正确，无非法状态锁死。

实施步骤

1. 理解三种编码的机制与权衡

状态机编码的核心权衡在于触发器数量与组合逻辑深度之间。以下逐一分析：

二进制编码

使用最少的触发器：对于 N 个状态，需要 log2(N) 个触发器。组合逻辑较为复杂，因为状态译码与下一状态逻辑需处理多位信号，导致路径延迟较大，最大工作频率偏低。适合状态数量较多（如超过 16 个）且对频率要求不高的场景。

机制分析：二进制编码的译码逻辑需要比较多位比特，这增加了 LUT 级联深度。在 ASIC 中，触发器面积较大，二进制编码因此更优；但在 FPGA 中，每个 LUT 后自带触发器，组合逻辑深度才是瓶颈。

独热码编码

为每个状态分配一个独立的触发器，共需 N 个触发器。组合逻辑极其简单：只需检测单个比特即可确定当前状态，路径延迟小，最大工作频率高。适合状态数量较少（如少于 8 个）且追求高速的场景。在 FPGA 中，由于触发器资源丰富，独热码通常更高效。

风险边界：独热码状态机容易因非法状态（如多个比特同时为 1）而锁死，必须增加保护逻辑（如 default 分支或复位到已知状态）。

格雷码编码

相邻状态之间仅有一位发生变化，有助于减少组合逻辑中的毛刺，适合跨时钟域传输或对功耗敏感的场景。资源消耗介于二进制与独热码之间。

机制分析：格雷码的相邻性降低了信号翻转率，从而减少动态功耗。但译码逻辑仍需处理多位信号，组合延迟略高于独热码。

2. 根据需求选择编码方式

以下为推荐选择路径：

若状态数 ≤ 8 且追求最高频率 → 独热码。
若状态数 ≥ 16 且资源受限 → 二进制编码。
若关注功耗或需要跨时钟域传输 → 格雷码。

3. 在 Verilog 中显式指定编码

为避免综合工具自动优化导致意外结果，建议通过综合属性强制指定编码。以 Vivado 为例：

(* fsm_encoding = "one-hot" *) reg [3:0] state;

其他可选值："binary"、"gray"。在 Quartus 中对应属性为 fsm_style。

4. 综合与验证

综合后检查资源使用与最大频率。以下为 4 状态状态机在 Artix-7 器件上的实测对比：

编码方式	LUT 数	FF 数	最大频率 (MHz)
二进制	4	2	350
格雷码	4	2	380
独热码	3	4	450

可见独热码在频率上优势明显，但触发器数量翻倍。仿真时需测试非法状态恢复机制。

验证结果

验证应覆盖：

功能正确性：所有状态跳转符合预期。
非法状态恢复：注入非法状态后，状态机能通过 default 分支回到有效状态。
时序收敛：最大频率满足设计目标。

排障指南

问题：综合工具忽略编码属性 → 检查属性语法是否准确，或尝试在综合设置中手动指定。
问题：独热码状态机锁死 → 确保 case 语句包含 default 分支，并复位到已知状态。
问题：频率不达标 → 检查组合逻辑深度，考虑改用独热码或流水线优化。

扩展：跨时钟域与功耗优化

若状态机需要跨时钟域传输状态，格雷码因其相邻状态仅一位变化，可减少亚稳态概率。对于功耗敏感设计，格雷码的低翻转率能降低动态功耗。此外，可结合门控时钟或低功耗综合策略进一步优化。

参考

Xilinx Vivado 综合属性指南（UG901）
Altera Quartus FSM 编码设置文档

附录：Verilog 代码示例

module fsm_example (
    input clk,
    input rst_n,
    input [1:0] in,
    output reg out
);
    (* fsm_encoding = "one-hot" *)
    reg [3:0] state, next_state;
    localparam S0 = 4'b0001, S1 = 4'b0010, S2 = 4'b0100, S3 = 4'b1000;

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) state &lt;= S0;
        else state &lt;= next_state;
    end

    always @(*) begin
        next_state = state;
        case (state)
            S0: next_state = (in == 0) ? S1 : S0;
            S1: next_state = (in == 1) ? S2 : S1;
            S2: next_state = (in == 2) ? S3 : S2;
            S3: next_state = (in == 3) ? S0 : S3;
            default: next_state = S0;
        endcase
    end

    always @(posedge clk or negedge rst_n) begin
        if (!rst_n) out &lt;= 0;
        else out &lt;= (state == S3);
    end
endmodule