Quick Start（快速上手）
- 打开 Vivado（或 Quartus），新建工程，选择目标器件（如 XC7A35T）。
- 添加设计文件（RTL 代码）和约束文件（.xdc 或 .sdc）。
- 运行综合（Synthesis），检查无严重警告。
- 打开“Report Timing Summary”（Vivado）或“TimeQuest”（Quartus），查看默认时序报告。
- 创建主时钟约束：
create_clock -period 10.000 [get_ports clk]（假设时钟周期 10 ns）。 - 创建输入输出延迟约束：
set_input_delay -clock clk 2.000 [get_ports data_in]。 - 重新运行实现（Implementation）并生成时序报告。
- 查看 Setup/Hold slack，确保均为正数（slack > 0）。
- 若 slack 为负，根据关键路径进行优化（如减少逻辑级数、调整约束）。
- 验收：所有路径 slack ≥ 0，无时序违例，设计可正常工作。
前置条件与环境
| 项目 | 推荐值 | 说明 | 替代方案 |
|---|---|---|---|
| 器件/板卡 | Xilinx Artix-7（XC7A35T）或 Altera Cyclone IV | 入门级 FPGA，资源适中 | 其他 7 系列或 Cyclone V |
| EDA 版本 | Vivado 2020.1+ 或 Quartus Prime 18.0+ | 支持完整 SDC 约束 | Vivado 2018.3 或 Quartus II 13.0（功能受限） |
| 仿真器 | Vivado Simulator 或 ModelSim/Questa | 支持 STA 检查 | Verilator（仅用于 RTL 仿真，不支持 STA 检查） |
| 时钟/复位 | 单端 100 MHz 时钟，异步复位（低有效） | 标准配置 | 差分时钟需额外约束 |
| 接口依赖 | 无特殊 IP，仅标准 GPIO | 降低入门复杂度 | 若使用 DDR 或高速 SerDes，需额外时序约束 |
| 约束文件 | Vivado：.xdc；Quartus：.sdc | 两者格式兼容 SDC 子集 | — |
目标与验收标准
- 功能点：设计在目标时钟频率下稳定运行，无功能错误。
- 性能指标：Setup slack ≥ 0，Hold slack ≥ 0，最大工作频率（Fmax）不低于目标时钟频率。
- 资源：逻辑单元（LUT/FF）使用率 ≤ 80%，BRAM/DSP 使用率 ≤ 70%。
- 验收方式：运行实现后，在“Report Timing Summary”中检查所有路径 slack 为正；仿真验证功能正确。
实施步骤
3.1 工程结构推荐
建议采用如下目录结构，便于管理：
project/
├── src/ # RTL 代码
├── constr/ # 约束文件（.xdc 或 .sdc）
├── sim/ # 仿真文件
└── ip/ # IP 核约束文件应单独存放，避免与 RTL 混合，便于后期维护与复用。
3.2 关键模块示例：简单计数器
以下是一个 8 位计数器模块，用于展示时序约束效果：
module counter #(parameter WIDTH = 8) (
input clk,
input rst_n,
output reg [WIDTH-1:0] count
);
always @(posedge clk or negedge rst_n) begin
if (!rst_n)
count <= 0;
else
count <= count + 1;
end
endmodule该模块在 100 MHz 时钟下，无额外约束时可能因路径延迟导致 setup 违例。通过添加主时钟约束和输入输出延迟约束，可引导工具优化布线，使 slack 归正。
3.3 约束编写与调试流程
- 综合后打开时序报告，识别未约束路径（通常显示为“unspecified path”）。
- 添加主时钟约束，指定时钟周期与端口。
- 添加输入延迟约束（set_input_delay）和输出延迟约束（set_output_delay），模拟外部器件的时序。
- 重新运行实现，检查 slack 变化。若仍为负，分析关键路径（查看数据路径 vs 时钟路径延迟）。
- 优化方向：减少逻辑级数（如插入流水线）、调整约束的 skew 或 uncertainty 值、使用更快的 I/O 标准。
验证结果
完成约束后，运行实现并生成时序报告。验证要点如下：
- 所有时钟域下的 setup slack 和 hold slack 均为正数。
- 无“unconstrained path”警告（可忽略异步路径，但需明确标注）。
- 仿真确认计数器在 100 MHz 下计数无误，无亚稳态问题。
排障指南
- Setup 违例：检查关键路径逻辑级数是否过多（超过 10 级 LUT 链）。可插入寄存器流水线或使用更快的进位链。
- Hold 违例：通常因时钟 skew 过大或约束过松。尝试收紧 uncertainty 值，或调整时钟树结构（如使用 BUFG）。
- 未约束路径：检查是否遗漏了跨时钟域约束（set_clock_groups 或 set_false_path）。
- 约束冲突：多个约束作用于同一路径时，工具可能报错。优先使用更具体的约束（如 set_max_delay）覆盖全局约束。
扩展阅读
本指南仅覆盖基础时序约束。实际项目中可能遇到以下进阶场景：
- 多时钟域约束（set_clock_groups、set_false_path）。
- 异步复位同步释放约束。
- 高速接口（如 DDR、SerDes）的源同步约束。
- 使用 Tcl 脚本批量生成约束，提升效率。
建议参考各厂商的约束用户手册（如 UG903、UG-01086）获取完整语法。
参考资源
- Xilinx Vivado Design Suite User Guide: Using Constraints (UG903)
- Intel Quartus Prime Pro Edition User Guide: Timing Analyzer (UG-01086)
- SDC 标准文档：Synopsys Design Constraints (SDC) User Guide
附录：常用约束模板
# 主时钟约束（100 MHz）
create_clock -period 10.000 -name sys_clk [get_ports clk]
# 输入延迟约束（假设外部器件输出延迟 2 ns）
set_input_delay -clock sys_clk -max 2.000 [get_ports data_in]
set_input_delay -clock sys_clk -min 0.500 [get_ports data_in]
# 输出延迟约束（假设外部器件建立时间 1 ns）
set_output_delay -clock sys_clk -max 1.000 [get_ports data_out]
set_output_delay -clock sys_clk -min 0.200 [get_ports data_out]
# 异步复位约束（标记为 false path）
set_false_path -from [get_ports rst_n]以上模板可直接用于 Vivado 的 .xdc 文件，Quartus 的 .sdc 文件语法类似，仅需调整部分命令名称（如 derive_pll_clocks 等）。
