2026年观察：Chiplet测试与KGD保障，成本与质量的天平如何校准？

在摩尔定律逼近物理极限的今天，芯粒（Chiplet）技术已成为延续算力增长曲线、实现异构集成的关键路径。然而，将多个来自不同工艺、不同厂商的“已知合格芯片”（KGD）像乐高一样拼接起来，其背后隐藏着一个严峻的工程挑战：测试。2026年，随着先进封装（2.5D/3D）的普及，如何在封装前确保每一颗裸片都是真正的KGD，同时又不让测试成本吞噬掉Chiplet模式带来的经济性优势，已成为从设计、制造到封测全产业链热议的核心议题。这不仅是一个技术问题，更是一个关乎商业模式可行性的经济平衡问题。

核心要点速览：Chiplet测试的挑战与应对

• 核心矛盾：Chiplet模式的经济性前提是使用KGD，但在先进封装中，对裸片进行全功能、全速率测试极其困难且昂贵。
• 技术挑战：探针接触（微凸点、混合键合）、测试接入点（TAP）有限、散热、信号完整性等问题，使得传统晶圆测试（Wafer Sort）方法不再完全适用。
• 成本困境：过度测试推高单颗Chiplet成本，削弱集成优势；测试不足则导致封装后整体良率暴跌，造成更大浪费。
• 策略演进：行业转向“分级测试”策略，即在封装前进行成本可控的“中间测试”，再结合封装后的系统级测试（SLT）进行最终验证。
• 设计赋能测试：内建自测试（BIST）和边界扫描（Boundary Scan, JTAG）成为提升裸片内部可观测性和可控制性的关键技术。
• 数据标准化关键：建立统一的测试数据交换标准（如基于IEEE 1838扩展），是确保KGD质量信息在供应链中可信传递的基石。
• 生态协同：推动Chiplet测试成熟需要设计公司、晶圆厂、封测厂（OSAT）、EDA工具商和IP供应商共同制定规则。
• 对从业者的影响：数字IC和FPGA工程师需要更深入地理解DFT（可测试性设计）和系统级验证，测试工程师的角色向系统级和数据分析延伸。

为何Chiplet测试如此棘手？拆解先进封装下的技术鸿沟

传统单颗芯片的测试流程相对清晰：晶圆测试（CP）筛选坏片，封装后测试（FT）确保成品功能。但Chiplet将这套流程彻底打乱。在2.5D（通过中介层互联）或3D（垂直堆叠）封装中，Chiplet是以裸片（Die）形态被集成进去的。一旦封装完成，单个有缺陷的Chiplet将导致整个昂贵的中介层或堆叠结构报废，损失远大于单个封装好的芯片。

物理接触的极限

对裸片进行测试，首先需要用探针卡接触其表面的微凸点（µBump）或混合键合（Hybrid Bonding）焊盘。这些结构尺寸微小（微米级）、间距极窄，对探针的精度、稳定性和寿命提出了极高要求。频繁的机械接触可能损坏这些精密结构，影响后续封装可靠性。此外，裸片通常很薄，在测试压力下容易破裂。

“黑盒”测试难题

即使能物理接触，测试接入点也严重受限。一个复杂的Chiplet，其内部绝大多数信号在裸片阶段并不会引出到表面焊盘上，它们只在封装后通过中介层或硅通孔（TSV）与其他Chiplet通信。这意味着在封装前，测试仪无法直接激励和观测这些内部节点，如同面对一个部分接口被封印的“黑盒”，测试覆盖率大打折扣。

热与电的干扰

全速率测试会产生大量热量。在封装体中，有散热盖和热界面材料帮助导热。但独立的裸片散热能力极差，测试时可能因过热而性能降级甚至损坏，导致“过度杀伤”（Overkill），将本可用的芯片误判为失效。同时，测试环境下的电源噪声、信号完整性也与最终封装系统不同，可能引入测试偏差。

2026年的平衡之道：分级测试与设计协同

面对挑战，行业不再追求在裸片阶段完成“完美”测试，而是转向更务实的、贯穿产品全生命周期的“分级测试”与“风险管理”策略。

中间测试（Intermediate Test）：成本与覆盖率的博弈

这是在晶圆测试（CP）之后、封装之前的关键一环。目标不是进行100%的功能测试，而是以合理的成本，针对最可能发生的缺陷（如互连开路/短路、核心逻辑的静态故障）进行高效筛查。测试内容可能包括：

• 互连测试：使用边界扫描（JTAG）或专用测试电路，验证裸片表面微凸点的连接性。
• 内建自测试（BIST）：在芯片内部集成测试引擎，对存储器（MBIST）、逻辑电路（LBIST）、高速接口（如SerDes PHY BIST）进行自检测试，无需外部复杂激励。
• 参数化测试：在较低频率下检查电源完整性、泄漏电流等基本参数。

系统级测试（SLT）：最终的守门员

封装完成后，进行系统级测试。此时，所有Chiplet已通过中介层或TSV互联，可以在接近实际应用场景的环境下运行真实或仿真的工作负载。SLT能捕获那些在裸片级测试中无法发现的缺陷，如：

• Chiplet间互连的时序和信号完整性问题。
• 在系统级供电和散热条件下的性能与稳定性问题。
• 多芯片协同工作时的功能与协议错误。

SLT是弥补前期测试不足的最后防线，但其测试时间长、设备昂贵，同样需要优化。理想的平衡点是：通过充分的中间测试，将封装后系统的缺陷率（DPPM）降低到可接受水平，从而将SLT的测试时间和样本量控制在经济范围内。

生态基石：测试数据的标准化与信任链

Chiplet的本质是供应链的垂直解构与水平整合。一个Chiplet可能由A公司设计，在B公司的晶圆厂生产，在C公司的封测厂进行中间测试，最后卖给D公司做系统集成。如果每家公司的测试数据格式、质量标准、加密方式都不同，那么“KGD”的承诺就无从谈起。

因此，建立统一的测试数据交换标准至关重要。业界正在探索基于现有标准（如IEEE 1838 3D IC测试标准、IEEE 1687 IJTAG）进行扩展，定义一个从裸片到封装系统的标准化测试架构和数据模型。这套标准需要规定：

• 测试访问架构（TAA）：如何通过有限的封装引脚，访问堆叠中每一个Chiplet的测试电路。
• 测试信息模型：如何描述测试程序、测试模式、预期结果和实际结果。
• 安全与信任：如何加密和签名测试数据，防止篡改，保护IP，并确保数据在供应链中可信传递。

只有建立了这条“数字信任链”，Chiplet才能像货架上的标准件一样，带着可验证的“质量护照”流通，真正释放其生态潜力。

对硬件工程师与学习者的启示

这场关于测试的变革，正在重塑硬件行业的技能需求图景。

数字IC/FPGA设计工程师

“可测试性设计”（DFT）不再是后端或测试工程师的专属领域，而必须成为前端设计的重要考量。你需要：

• 深入理解BIST（内存/逻辑内建自测试）的原理与集成方法。
• 掌握JTAG/IEEE 1687（IJTAG）等边界扫描技术，将其用于内部模块的测试访问与控制。
• 在设计初期就与架构师、验证工程师、DFT工程师共同制定芯片的测试策略和测试接入方案。
• 对于FPGA工程师，当你的设计作为硬核或软核IP被集成进更大的Chiplet系统时，同样需要提供符合标准的测试接口和文档。

测试与验证工程师

角色从单一的测试程序开发，向“系统级质量保障工程师”转变。需要：

• 构建从裸片到系统的多层级测试流程，并优化其成本模型。
• 精通SLT测试开发，能够编写和优化贴近实际场景的系统级测试用例。
• 具备强大的数据分析能力，能从海量测试数据中挖掘失效根因，反馈给设计和工艺环节。

学习与项目建议

对于在校学生或转型学习者：

• 理论学习：系统学习《数字系统测试与可测试性设计》教材，关注ITC、DATE等国际测试会议的最新论文。
• 工具实践：利用开源EDA工具（如Yosys、OpenROAD）或商业工具学生版，学习如何为RTL设计插入扫描链（Scan Chain）、BIST逻辑。
• FPGA项目：在一个FPGA项目中，尝试实现一个包含存储器（Block RAM）的模块，并为其设计一个简单的MBIST控制器，通过JTAG接口读取测试结果。这是一个极佳的、贴近工业实践的动手练习。
• 关注标准：阅读IEEE 1149.1（JTAG）、IEEE 1687（IJTAG）、IEEE 1838等标准的核心文档，理解其设计哲学。

关键观察维度梳理

FAQ：关于Chiplet测试的常见疑问

Q：既然裸片测试这么难，能不能干脆只依赖封装后的系统级测试（SLT）？

A：风险极高且经济上不可行。SLT通常测试时间很长（数小时），设备昂贵。如果封装前不进行任何筛选，将有大量包含明显缺陷裸片的系统进入SLT环节，导致SLT产能被无效占用，整体产出效率极低，且封装基板、中介层等昂贵材料被大量浪费。SLT应是“精筛”，而非“粗筛”。

Q：对于FPGA开发者，Chiplet测试趋势有什么具体影响？

A：影响是多层面的。首先，未来的FPGA器件本身可能采用Chiplet架构（例如将可编程逻辑、高速收发器、硬核处理器作为不同芯粒），你需要理解其测试特性。其次，当你设计的IP核被用于ASIC或Chiplet时，客户会要求你提供可测试的、符合标准（如IJTAG）的IP版本。最后，在系统集成中，你可能需要编写通过JTAG访问和控制多个Chiplet的测试与配置脚本。

Q：内建自测试（BIST）会不会显著增加芯片面积和功耗？

A：会的，这是DFT的经典权衡。BIST电路会增加额外的面积开销（通常在1%-5%之间）和测试时的动态功耗。但它的价值在于大幅降低了外部测试的复杂度和成本，并提升了测试覆盖率。在现代芯片设计中，这笔“面积税”被认为是值得缴纳的，尤其是在追求高质量和高可靠性的应用中。

Q：统一的测试标准由谁来推动和制定？

A：这是一个由生态主导、多方协作的过程。主要的推动者可能包括：1）行业联盟：如主导互联标准的UCIe联盟，很可能在其规范中纳入测试相关的章节或配套标准。2）标准化组织：如IEEE的测试技术委员会。3）市场领导者：如英特尔、AMD、台积电等，它们会将自己的实践方案贡献或推动成为事实标准。4）EDA与IP公司：如Synopsys、Cadence，它们会开发支持新标准的工具和IP，加速其落地。

Q：作为一名学生，如何获取关于Chiplet测试的一手技术资料？

A：优先关注学术和工业界的顶级会议：国际测试会议（ITC）、设计自动化会议（DAC）、设计、自动化与测试在欧洲会议（DATE）。这些会议的论文集和教程（Tutorial）是技术前沿的风向标。许多论文在IEEE Xplore上可以获取。此外，关注领先企业（如台积电、三星）在年度技术研讨会（如TSMC OIP、Samsung Foundry Forum）上发布的关于先进封装和测试的技术简报。

Q：测试数据的“信任链”具体指什么？

A：可以类比为食品的“溯源系统”。一颗Chiplet从晶圆厂产出，到最终被集成，其间的每一步测试（谁、何时、用什么条件、得到什么结果）都需要被加密记录，并形成不可篡改的日志。系统集成商拿到这颗Chiplet时，可以验证这份“测试履历”的真实性和完整性，从而确信它是一颗真正的KGD。这需要密码学技术（数字签名）、安全的存储（如PUF）和标准的数据格式共同支撑。

参考与信息来源

• 2026年先进封装中芯粒（Chiplet）测试与已知合格芯片（KGD）保障的经济性平衡受关注 - 智能梳理/综述线索。核验建议：建议查阅国际测试会议（ITC）、设计自动化会议（DAC）中关于“Chiplet testing”、“KGD for advanced packaging”、“3D IC test cost”的论文或教程。搜索相关行业联盟（如UCIe联盟）是否发布了测试相关的白皮书或指南。同时关注主要封测代工厂（OSAT）和IDM厂商在技术研讨会上的测试方案介绍。

技术附录

关键术语解释

• 已知合格芯片（KGD, Known Good Die）：指在封装前已被充分测试并确认功能、性能、可靠性均符合规格的半导体裸片。它是多芯片封装（MCP）和Chiplet技术得以实施的基础。
• 内建自测试（BIST, Built-In Self-Test）：在芯片内部集成专用的测试电路（测试模式生成器、响应分析器等），使芯片能够对自己进行测试，大幅降低对外部昂贵测试仪的依赖。常见的有MBIST（存储器BIST）和LBIST（逻辑BIST）。
• 边界扫描（Boundary Scan）/ JTAG（IEEE 1149.1）：一种通过在芯片I/O引脚处插入扫描单元，构成一个可串行访问的测试链的方法。它最初用于测试电路板上的互连，现在被广泛用于芯片内部模块的测试访问与控制（通过IEEE 1687 IJTAG扩展）。
• 系统级测试（SLT, System Level Test）：将封装好的芯片或模块安装在类真实环境的测试板上，运行操作系统、应用程序或特定测试向量，以验证其在系统层面的功能和性能。它能发现芯片间交互和系统环境下的缺陷。
• IEEE 1838：针对3D堆叠集成电路的标准化测试架构。它定义了堆叠芯片的测试访问机制、测试控制架构和测试数据格式，是Chiplet测试数据标准化的潜在基础之一。

边界条件与风险提示

本文分析基于行业公开讨论与技术发展趋势，但需注意：1）具体公司的技术路线和成本结构属于商业机密，公开信息有限。2）测试标准的制定和落地是一个缓慢的、充满博弈的过程，其最终形态和时间表存在不确定性。3）对于不同工艺节点、不同应用领域（如汽车级与消费级）的Chiplet，其测试策略和KGD标准会有巨大差异，不可一概而论。

进一步阅读建议

若希望深入此领域，建议按以下顺序拓展阅读：1）教材：《VLSI Test Principles and Architectures》。2）标准：精读IEEE 1149.1和IEEE 1687标准的核心部分。3）论文：在IEEE Xplore上搜索近三年ITC会议中关于“3D test”、“die-to-die interconnect test”、“test cost modeling”的论文。4）行业报告：关注Semiconductor Engineering、EE Times等媒体对测试专家的访谈，以及Yole Développement等机构关于先进封装市场的分析报告。