在FPGA设计流程中，Verilog代码的最终目标是生成能够在目标硬件上正确运行的比特流。这一过程的核心是“综合（Synthesis）”，它将行为级描述转换为由目标器件基本逻辑单元（如LUT、寄存器、BRAM）组成的门级网表。然而，Verilog语言本身包含大量用于仿真验证的语法结构，这些结构无法被综合工具映射为硬件电路。清晰地区分“可综合（Synthesizable）”与“不可综合（Non-Synthesizable）”或“仅用于仿真（Simulation-Only）”的语句，是写出高质量、可移植、可预测RTL代码的首要前提。本指南旨在系统性地厘清这一边界，揭示常见陷阱，并提供可执行的编码规范。
Quick Start：建立可综合代码的直觉
- 步骤1：明确设计目标 – 在动笔前，用一句话描述你要实现的硬件模块（例如：“一个在时钟上升沿采样数据并延迟一个周期的寄存器”）。这有助于聚焦于硬件描述。
- 步骤2：使用可综合模板 – 对于时序逻辑，坚持使用“always @(posedge clk)”或“always @(posedge clk or negedge rst_n)”的模板。组合逻辑使用“always @(*)”或“assign”语句。
- 步骤3：规避仿真专用语句 – 在RTL代码中，避免使用 initial、#delay、wait、fork/join、force/release、system tasks（如 $display, $finish）。这些仅用于Testbench。
- 步骤4：检查运算符 – 绝大多数运算符（+, -, *, &, |, ^, <<, >>）是可综合的。但注意：除法和取模（/, %）对于非常数操作数，综合结果可能非常耗资源。
- 步骤5：限定循环使用 – for 循环仅在循环次数在编译时（Elaboration Time）可确定时才可综合（例如：for(i=0; i<8; i=i+1)）。它会被展开为并行硬件。
- 步骤6：运行综合预检查 – 在Vivado/Quartus中，对代码运行“Synthesis > Run Synthesis”或使用“RTL Analysis”。查看综合日志中的“Warning”和“Critical Warning”，关注是否有语句被忽略或转换。
- 步骤7：验收点 – 综合后，打开“Synthesized Design”，查看原理图。你的代码应该被清晰地映射为寄存器、查找表（LUT）、多路选择器（MUX）等基本元件，而不是一堆“黑盒（Black Box）”或警告。
- 步骤8：仿真验证 – 编写Testbench，使用仿真专用语句对RTL进行充分验证，确保功能正确，然后再进行综合实现。
前置条件与环境
| 项目 | 推荐值/说明 | 替代方案/注意 |
|---|---|---|
| 目标器件/平台 | Xilinx 7系列 / Intel Cyclone IV及以上 | 任何主流FPGA。不同厂商/系列对某些语句（如initial用于初始化存储器）的支持有细微差异。 |
| EDA 工具版本 | Vivado 2020.1 / Quartus Prime 20.1 及以上 | 确保综合器支持你使用的Verilog-2001或SystemVerilog语法特性。 |
| 仿真工具 | ModelSim/QuestaSim, VCS, Xcelium | 用于Testbench开发和功能验证，与综合工具分离。 |
| 代码标准 | Verilog-2001 或 SystemVerilog (用于RTL设计) | SystemVerilog提供了更丰富的可综合子集（如always_ff, always_comb），推荐使用。 |
| 约束文件 | 必要的时钟、复位、I/O约束（.xdc 或 .sdc） | 即使代码可综合，无正确约束也无法实现预期时序性能。 |
| 关键认知 | RTL代码描述的是硬件结构和同步行为 | 时刻自问：“这句话对应的硬件电路是什么？” 如果无法画出电路，则很可能不可综合。 |
| 文件组织 | 严格分离RTL设计文件与Testbench仿真文件 | 可通过文件后缀（_tb.v）或目录结构区分，避免仿真语句混入设计文件。 |
| 代码检查工具 | 综合工具的内置检查、Lint工具（如SpyGlass, Verilator --lint-only） | 在综合前进行静态代码分析，提前发现不可综合或不良风格代码。 |
目标与验收标准
- 功能正确性：通过仿真测试，波形符合设计预期。
- 综合无关键警告：综合日志中无关于“语句被忽略（ignored）”、“无法推断逻辑（infer）”等严重警告。允许存在关于未连接引脚等次要警告。
- 生成预期硬件：综合后的原理图清晰可读，与你的设计意图匹配（例如，计数器生成了寄存器和加法器，状态机生成了状态寄存器和组合译码逻辑）。
- 时序可收敛：在施加正确的时钟约束后，实现（Implementation）阶段无时序违例（Setup/Hold Time Violation）。
- 代码可移植：代码在不同厂商的综合工具（Vivado, Quartus, Synplify）下，综合结果一致，功能相同。
- 资源可预测：代码消耗的LUT、寄存器、BRAM等资源量在合理范围内，且与设计复杂度成正比。
实施步骤：从编码到综合
阶段一：工程结构与模块声明
使用标准的模块声明和端口定义。推荐使用ANSI-C风格（Verilog-2001）。
// 可综合的模块声明
module my_design #(
parameter DATA_WIDTH = 8, // 可综合：参数在编译时确定
parameter DEPTH = 16
) (
input wire clk, // 时钟
input wire rst_n, // 异步低有效复位
input wire [DATA_WIDTH-1:0] din, // 数据输入
input wire wr_en, // 写使能
output reg [DATA_WIDTH-1:0] dout, // 数据输出
output wire full // 组合输出
);常见坑与排查：
- 坑1：在模块内部使用initial给寄存器赋初值。
现象：仿真有初值，上电后实际电路状态随机。
排查：综合工具通常会忽略设计内部的initial语句（对FPGA RAM的初始化除外）。正确的初值应通过复位逻辑设置。
修复：在复位逻辑中明确赋值。
示例：always @(posedge clk or negedge rst_n)
if(!rst_n)
reg_data <= 'b0; // 复位时赋初值
else
reg_data <= next_data;
