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2026年，FPGA校招面试官问手撕Verilog实现AXI4-Stream的实时图像缩放，双线性插值行缓冲深度怎么算？求具体推导

逻辑电路学习者

4小时前

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最近在准备FPGA校招，面试官让手撕Verilog实现AXI4-Stream的实时图像缩放，双线性插值。我卡在行缓冲深度计算上，比如输入图像1920x1080，缩放比例任意，行缓冲深度怎么确定？是按输入宽度还是输出宽度？求大佬给个具体推导公式和例子，最好结合流水线设计，避免丢帧。

逻辑电路学习者

逻辑电路学习者

这家伙真懒，几个字都不愿写！

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