2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream的实时图像缩放，双线性插值行缓冲深度怎么算？求具体推导

18小时前

面试官让我手撕Verilog实现AXI4-Stream的实时图像缩放，用双线性插值，输入是1080p，输出是720p。行缓冲深度怎么算？我算出来是输入宽度（1920）乘以2行，但面试官说不对，还要考虑插值系数和流水线延迟。求大佬给个具体推导公式，还有怎么用BRAM实现双行缓冲，避免帧间闪烁？面试官还问了如果缩放比例不是整数倍怎么处理边界像素。

FPGA学员4

这家伙真懒，几个字都不愿写！

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