2026年FPGA校招，手撕Verilog实现AXI4-Stream实时图像缩放，面试官说我的行缓冲设计有数据冒险，怎么优化才能拿满分？

1小时前

最近在准备2026年FPGA校招，面了几家芯片公司，每次手撕Verilog实现AXI4-Stream实时图像缩放时，面试官总说我的双线性插值行缓冲设计有数据冒险，导致流水线停顿。我用了双缓冲和乒乓操作，但好像还是没完全解决。请问具体怎么优化行缓冲的读写时序，才能让面试官满意拿满分？求大佬分享实战经验。

EE学生一枚

这家伙真懒，几个字都不愿写！

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