2026年FPGA校招，面试官问怎么用Verilog实现一个基于AXI4-Stream的实时Sobel边缘检测，行缓冲和流水线怎么设计才能拿满分？

4天前

最近在准备FPGA校招面试，看到很多面经里都提到手撕Verilog实现AXI4-Stream的实时图像处理。我试着写了一个Sobel边缘检测，但面试官说我的行缓冲设计有数据冒险，流水线也不够高效。请问3x3窗口的像素缓存怎么搭才能避免丢帧？流水线级数怎么分配才能平衡延迟和吞吐？求大佬指点具体实现细节，最好能给出一个完整的架构框图。

单片机爱好者

这家伙真懒，几个字都不愿写！

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