2026年FPGA校招，面试官问如何用Verilog实现一个AXI4-Stream的实时HDR图像融合加速器，多曝光帧对齐和权重计算怎么设计流水线？

23小时前

今年秋招面了一家做AI视觉芯片的公司，面试官让我手撕Verilog实现一个基于AXI4-Stream的实时HDR图像融合加速器，要求处理三帧不同曝光图像。多曝光帧对齐用块匹配还是光流法更省资源？权重计算用查找表还是硬算？流水线怎么设计才能不丢帧且延迟最低？求大佬分享具体思路和代码框架，在线等挺急的。

FPGA萌新上路

这家伙真懒，几个字都不愿写！

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