2026年，FPGA工程师面试手撕Verilog实现AXI4-Stream实时中值滤波，3×3窗口排序网络怎么设计流水线才能不丢帧？

1天前

面试官让我现场手撕一个基于AXI4-Stream的实时中值滤波模块，要求处理1080p60帧视频，3x3窗口排序网络要设计成流水线。我用了并行比较器网络，但面试官说我的排序网络有数据冒险，导致丢帧。有没有大佬分享一个成熟的双调排序或奇偶排序的流水线架构？最好能给出Verilog代码片段和时序图，急求！

BugHunter

这家伙真懒，几个字都不愿写！

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