2026年FPGA校招，面试官问如何用Verilog实现一个支持AXI4-Stream的实时JPEG压缩加速器，DCT和量化流水线怎么设计才能拿满分？
2026年秋招，面试官让我现场手撕Verilog实现一个AXI4-Stream接口的实时JPEG压缩加速器，要求DCT和量化阶段流水线设计不丢帧。我写了行缓冲和流水线寄存器，但他追问DCT系数矩阵的位宽怎么选才能平衡资源与精度？量化表怎么用BRAM预存并流水读出？还有哈夫曼编码的变长码流怎么在AXI4-Stream上打包？求大佬分享满分答案，我面试后复盘发现很多细节没答好。
码逻辑的小王
