2026年FPGA校招，手撕Verilog实现AXI4-Stream的实时视频缩放加速器，双线性插值和行缓冲怎么设计流水线才能拿满分？
最近在准备FPGA校招面试，看到很多面经里都提到了手撕Verilog实现AXI4-Stream的实时视频缩放加速器，尤其是双线性插值和行缓冲的流水线设计。面试官到底想看什么？是代码规范、资源优化，还是时序收敛？我目前能写一个简单的双线性插值模块，但行缓冲用BRAM实现时，读写地址控制和流水线节拍总对不上，导致输出有毛刺。求大佬指点，怎么设计才能让面试官眼前一亮？最好能给出具体的流水线级数和数据路径图。
芯片设计新人
