2026年，FPGA校招面试官问Verilog实现AXI4-Stream FIFO，我写代码时忽略了空满标志的跨时钟域同步，会直接被刷吗？

1小时前

最近在准备FPGA校招，刷了很多面经。我看到好多面试题都让手撕Verilog实现AXI4-Stream FIFO，但我写的时候空满标志的跨时钟域同步处理总是不太确定，比如用格雷码还是打两拍。想问下实际面试中，如果代码里没处理好跨时钟域问题，面试官会直接给差评吗？还是说只要基本功能对就行？求过来人分享真实面试打分标准。

FPGA探索者

这家伙真懒，几个字都不愿写！

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