2026年FPGA工程师面试，手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲怎么设计才能满足面试官对流水线深度的要求？

1天前

最近在准备FPGA校招面试，看到好多面经里都提到手撕Verilog实现视频缩放加速器。我知道双线性插值需要行缓冲来存相邻两行像素，但面试官总爱追问流水线深度怎么算、数据依赖怎么处理、AXI4-Stream握手信号怎么插入才能不丢数据。有没有大佬分享下实际面试中被问到的细节？比如行缓冲用BRAM还是寄存器，怎么优化延迟？

FPGA学员2

这家伙真懒，几个字都不愿写！

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