2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream的实时图像直方图均衡化，怎么设计流水线和缓存才能让面试官满意？
最近在准备FPGA校招，看到好多面经都说手撕Verilog是必考环节。我刷到一道题：用AXI4-Stream实现实时图像直方图均衡化加速器。这涉及到统计直方图、计算CDF、映射像素值，还要保证流水线不中断。我试了试，发现BRAM缓存和流水线冲突很难平衡。有没有大佬分享一下具体的设计思路？比如怎么用双端口BRAM做并行读写，或者用乒乓操作避免数据阻塞？求一份能打动面试官的Verilog代码框架！
嵌入式新手2024
