2026年FPGA校招，面试官问手撕Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器，应届生如何从行缓冲和流水线角度设计？

1小时前

2026年FPGA校招面试，被问到手撕Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器，面试官要求从行缓冲和流水线角度设计。我目前知道要用行缓冲存储三行像素，但具体怎么实现流水线，以及如何与AXI4-Stream接口对接，还是不太清楚。有没有大佬能详细讲讲，包括行缓冲的深度、流水线级数、以及如何处理边界像素？

数字电路萌新

这家伙真懒，几个字都不愿写！

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