2026年FPGA工程师面试，手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值行缓冲怎么设计流水线才能拿满分？
最近在准备FPGA校招面试，看到很多面经里都提到手撕Verilog实现AXI4-Stream的实时视频缩放，特别是双线性插值的行缓冲流水线设计。我理解大概思路是用两行行缓冲存储相邻像素，然后做插值计算，但具体到流水线级数分配、BRAM与寄存器资源权衡、以及如何满足AXI4-Stream握手机制避免丢帧，还是没完全吃透。有没有大佬能详细讲讲从输入行数据到输出像素的完整流水线设计，以及面试官最看重的关键点？
前端初号机
