2026年FPGA工程师面试，手撕Verilog实现一个AXI4-Stream的实时直方图均衡化加速器，怎么设计流水线和数据路径？
最近在准备FPGA校招面试，看到很多面经里都有手撕Verilog实现图像处理加速器的题目。我练习了中值滤波和双边滤波，但直方图均衡化这种需要全局统计的算法感觉很难流水线化。面试官要求实现AXI4-Stream接口的实时直方图均衡化，数据是1080p视频流。我想请教一下，如何设计两遍扫描或者基于统计的流水线结构？能不能用BRAM做累积分布函数查找表？另外，帧缓存怎么处理才能不卡顿？求大佬指点具体实现思路和代码框架。
嵌入式入门生小陈
