2026年FPGA校招，手撕Verilog实现AXI4-Stream FIFO时，面试官更看重代码规范还是功能正确？

22小时前

最近在准备FPGA校招面试，看到很多面经都提到手撕Verilog实现AXI4-Stream FIFO。我练了几遍，功能上能跑通，但代码风格比较随意，比如always块里混合了组合和时序逻辑。想问问过来人，面试时面试官是更看重功能完全正确，还是更在意代码规范、可读性和模块化设计？有没有什么容易踩的坑？

FPGA小学生

这家伙真懒，几个字都不愿写！

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