2026年FPGA校招，面试官问如何用Verilog实现一个基于AXI4-Stream的实时视频缩放加速器，从双线性插值和流水线角度怎么设计？
最近在准备2026年FPGA校招面试，看到很多面经都在问AXI4-Stream相关的实时图像处理加速器设计。比如面试官问如何用Verilog实现一个支持AXI4-Stream的实时视频缩放加速器，要求用双线性插值算法。我理解要先把输入像素缓存成2x2窗口，然后根据缩放比例计算插值权重，最后通过流水线输出。但不知道在资源优化和时序收敛上有什么技巧？求大佬指点设计思路和关键代码片段。
电子工程学生
