2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时视频缩放加速器，怎么优化双线性插值的流水线？
最近面试被问到这道题，感觉挺有挑战的。面试官让我用Verilog实现一个支持AXI4-Stream的实时视频缩放加速器，重点是要优化双线性插值的流水线。我知道双线性插值需要计算四个像素点的加权平均，但怎么设计流水线才能保证每个时钟周期输出一个像素？还有AXI4-Stream的握手信号怎么和插值逻辑配合？有没有大佬能讲讲具体的架构设计思路，比如行缓冲的深度怎么定、插值系数怎么实时计算？
FPGA萌新上路
