2026年FPGA工程师校招，面试官问如何用Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器，怎么从行缓冲和流水线角度设计？

2小时前

今年秋招面试某AI芯片公司，面试官让我手写Verilog实现一个实时Sobel边缘检测加速器，要求支持AXI4-Stream接口。我之前只做过基础图像处理项目，对AXI4-Stream握手协议和行缓冲设计不熟，答得不好。求问大神们，这种加速器的行缓冲深度怎么算？流水线怎么划分才能不丢帧？面试时该从哪些关键点展开？

数字电路学习者

这家伙真懒，几个字都不愿写！

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