2026年FPGA工程师面试高频题：如何用Verilog实现一个支持AXI4-Stream的实时Sobel边缘检测加速器，如何从行缓冲和流水线划分角度设计？
最近在准备FPGA岗位的秋招面试，发现很多公司都会问AXI4-Stream接口的加速器设计。比如Sobel边缘检测，面试官不仅要求写出Verilog代码框架，还要讲清楚行缓冲怎么设计、流水线怎么划分。我试过用3x3窗口和行缓存FIFO实现，但面试官追问了如何优化时序和减少资源占用，比如用移位寄存器代替FIFO行缓存，以及如何用流水线实现像素并行处理。求大佬分享从行缓冲和流水线划分角度的完整设计思路，最好能给出状态机和关键模块的伪代码，这样面试时能更有底气。
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