2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时图像缩放加速器，如何从双线性插值和行缓冲角度设计流水线？
最近面试了一家做AI摄像头芯片的公司，面试官让我手撕一个基于AXI4-Stream的实时图像缩放加速器，要求用双线性插值，还要优化流水线。我大概知道行缓冲和插值公式，但不知道怎么把多个像素的插值计算安排到流水线里，也不知道怎么处理边界像素。有没有大佬分享过类似的设计思路？最好能说说Verilog代码怎么组织，行缓冲深度怎么算，以及AXI4-Stream的ready/valid握手怎么和插值流水线配合。
逻辑小白
