2026年，FPGA工程师如何用Verilog实现一个支持AXI4-Stream的实时视频超分辨率加速器，并优化ESPCN算法的流水线？

21小时前

最近在做一个FPGA实时视频超分辨率项目，选用了ESPCN算法，但发现子像素卷积层的实现特别消耗BRAM。想请教大佬们，在AXI4-Stream接口下，如何设计高效的流水线调度来减少中间缓存？特别是像素重排阶段，有没有办法用移位寄存器代替FIFO来降低资源？另外，模型量化到8bit后PSNR下降明显，有什么补偿技巧吗？

码逻辑的小王

这家伙真懒，几个字都不愿写！

333800

2026年，孩子大一电子专业，家长如何规划让他从零开始接触FPGA，避免大三才匆忙入门？上一篇

2026年，FPGA工程师面试必问：如何用Verilog实现一个支持AXI4-Stream的实时自适应阈值边缘检测加速器，并优化Otsu算法的流水线？下一篇

还没有人回答，第一个参与下？

我要回答

回答被采纳奖励100个积分

请先登录