2026年，FPGA工程师面试被问如何用Verilog实现一个支持AXI4-Stream的实时图像去雾加速器，并优化暗通道先验的流水线，该如何设计？
最近在准备FPGA校招面试，看到很多公司都在问AXI4-Stream接口的实时图像处理加速器设计。我看了暗通道先验去雾算法，涉及到最小值滤波、透射率估计和导向滤波，感觉流水线设计很复杂。面试官问如何用Verilog实现并优化流水线，特别是如何避免行缓冲资源爆炸和时序瓶颈。有没有大佬分享下从行缓冲、数据复用和并行计算角度的设计思路？最好能具体到每个模块的流水线级数分配和接口握手逻辑。
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