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2026年，FPGA工程师如何用Verilog实现一个基于AXI4-Stream的实时LSTM推理加速器，并优化门控单元并行度？

17小时前

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我在做AI加速项目，需要在FPGA上部署LSTM模型做时序预测。目前用HLS实现了基本架构，但门控单元（输入门、遗忘门、输出门）并行度不够，吞吐量上不去。有没有大佬分享下如何用Verilog优化流水线？比如怎么划分矩阵乘法和激活函数，或者用AXI4-Stream减少数据搬运？

板级萌新

板级萌新

这家伙真懒，几个字都不愿写！

355800

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